有限冲激相应（FIR）滤波器能在设计任意幅频特性的同时担保严格的线性相位特性。
一、FIR数字滤波器
FIR滤波器用当前和过去输入样值的加权和来形成它的输出，如下所示的前馈差分方程所描述的。
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FIR滤波器又称为移动均值滤波器，由于任何韶光点的输出均依赖于包含有最新的M个输入样值的一个窗。由于它的相应只依赖于有限个输入，FIR滤波器对一个离散事宜冲激有一个有限长非零相应，即一个M阶FIR滤波器对一个冲激的相应在M个时钟周期之后为零。FIR滤波器可用图1所示的z域块图来描述。
个中每个标有z-1的方框都代表了有一个时钟周期延时的寄存器单元。这个图中标出了数据通道和必须由滤波器完成的操作。滤波器的每一级都保存了一个已延时的输入样值，各级的输入连接和输出连接被称为抽头，并且系数凑集{hk}称为滤波器的抽头系数。一个M阶的滤波器有M+1个抽头。通过移位寄存器用每个时钟边沿n（韶光下标）处的数据流采样值乘以抽头，并且求和得到输出yFIR［n］。
滤波器的加法和乘法必须足够快，不才一个时钟来到之前形成y［n］。并且在每一级中都必须丈量它们的大小以适应他们数据通道的宽度。在哀求精度的实际运用中，Lattice构造可以减少有限字长的影响，但增加了打算本钱。一样平常的目标是尽可能快地滤波，以达到高采样率。通过组合逻辑的最长旗子暗记通路包括M级加法和一级乘法运算。FIR构造指定机器的每一个算术单元有限字长，并且管理运算过程中数据流。
二、FIR数字滤波器设计的实现
目前FIR滤波器的实现方法有三种：利用单片通用数字滤波器集成电路、DSP器件和可编程逻辑器件实现。单片通用数字滤波器利用方便，但由于字长和阶数的规格较少，不能完备知足实际须要。利用DSP器件实现虽然大略，但由于程序顺序实行，实行速率一定烦懑。FPGA/CPLD有着规整的内部逻辑阵列和丰富的连线资源，特殊适宜于数字旗子暗记处理任务，相对付串走运算为主导的通用DSP芯片来说，其并行性和可扩展性更好。但长期以来，FPGA/CPLD一贯被用于系统逻辑或时序掌握上，很少有旗子暗记处理方面的运用，其缘故原由紧张是由于在FPGA/CPLD中缺少实现乘法运算的有效构造。
现在的FPGA产品已经能够完备胜任这种任务了。个中Altera公司的Stratix系列产品采取1.5V内核，0.13um全铜工艺制造，它除了具有以前Altera FPGA芯片的所有特性外，还有如下特点：芯片内有三种RAM块，即512bit容量的小RAM（M512）、4KB容量的标准RAM（M4K） 、512KB的大容量RAM（MegaRAM）。内嵌硬件乘法器和乘加构造的DSP块，适于实现高速旗子暗记处理；采取全新的布线构造，分为三种长度的行列布线，在担保延时可预测的同时增加布线的灵巧性；增加片内终端匹配电阻，提高旗子暗记完全性，简化PCB布线；同时具有时钟管理和锁相环能力。
FIR滤波器的Verilog HDL设计实例
1、设计意图本例紧张是在Stratix器件内实现基本有限脉冲相应滤波器。FIR的基本构造包括一系列的乘法和加法。FIR的运算可用式（1）的方程描述，现重写如下：
一个L=8的FIR设计如图2，利用了输入的8个样本。因此称之为8抽头滤波器。该构造是有一个移位寄存器，乘法器和加法器组成的，可实现L=8阶的FIR。其数据通道必须足够宽，以适应乘法器和加法器的输出。这些采样值被编码为有限字长的形式，然后通过M个寄存器并行移动。可见用一个MAC级连链就可以构成这种机器。每个寄存器供应一个单位样本内延迟。这些延迟输入与各自的系数相乘，然后叠加得到输出。图2所示为基于MAC的8阶FIR数字滤波器构造。
在该设计中有八个抽头，各抽头有18位输入和滤波器系数。由于一个DSP块可以支持4个18位输入的分支，以是设计须要2个DSP块。输入数据串行加载到DSP块中，DSP内部的移入/移出寄存器链用于产生延迟。滤波器系数从TriMatrix？ 的ROM存储器中加载。
2、Verilog HDL代码编写风格
HDL代码编写该当具有很好的易读性和可重用性，而自顶向下的分割方法可以帮助我们达到最佳的结果。HDL代码在达到功能的情形下要尽可能的简洁，只管即便避免利用带有分外库单元的实例，由于这样会使得全体进程变得不可靠。
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在本设计中，我们将设操持分成一个顶级文件和三个次级文件，并且调用了QuartusII中的MegaFunction功能赞助完玉成部设计。
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3、验证仿真完备可综合设计的一个优点便是同样的HDL代码能够用于验证和综合。在利用HDL代码之前必须要验证设计的功能，最好且最大略的方法便是利用验证工具，其次是利用仿真工具作有目的的仿真。
QuartusII内部带有仿真器，只要通过建立精确的Vector Waveform File（向量波形文件）就可以开始仿真了。图4所示为QuartusII内部仿真器得到的8阶FIR的脉冲相应波形。
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五、结论利用Verilog HDL设计数字滤波器的最大优点便是可使设计更加灵巧。比较硬件电路图设计，Verilog HDL措辞设计的参数可以很随意马虎在Verilog程序中变动，通过综合工具的简化和综合即可以得到电路图，其效率要赶过利用卡诺图进行人工设计许多。而且编译过程也非常大略高效。精良编码风格能够在综合过程中节省芯片利用的单元，从而降落设计本钱。
