实现3纳米以下小型化的关键技能之一是背面供电网络（BPD、BSP或BSPDN） 。虽然这种新方法为提高旗子暗记完全性（SI）
BSPDN分别将晶圆正面和背面的旗子暗记和功率交流分开。传统上，电源是通过在晶圆正面利用BEOL（后端生产线）工艺制造的低电阻金属线网络来实现的。该电力运送网络 ( PDN )与信令网络或设计用于传输旗子暗记的互连共享空间。然而，BSPDN 肃清了这一点，许可互连扩展连续进行。它还通过降落金属图案的繁芜性来降落本钱。英特尔、三星和台积电都宣告操持在 2nm 节点附近履行某种形式的 BSPDN。
BSPDN的目的是办理能源问题，这是晶体管小型化的紧张问题之一。详细来说，这是与电源干系的电阻问题。您可能在学生时期在教室上听说过电阻是一种表示材料抵抗电流强度的属性。众所周知，铜等材料的电阻较低，但随着铜线尺寸的减小，其电阻开始呈指数级上升。
关于因小型化而导致的电阻增加（来源：运用材料公司）
钴等新金属层已作为中间办理方案涌现。钴有助于电线保持向晶体管发送旗子暗记和电力所需的电荷，但它已达到其极限，这阻碍了晶体管的缩小。
为了通过封装为晶体管供电，电子通过靠近晶体管变得更窄（因此电阻更大）的金属线和通孔穿过 BEOL 堆栈的所有 15 到 20 层。此时，电子失落去能量，导致供电中断，当功率降落时，IR（电阻）降落。一旦靠近晶体管，在标准单元级，电子就会到达BEOL 的 MINT 层中配置的V DD和 V SS电源和接地轨。这些导轨霸占了每个标准单元之间和边界处的空间。从这里开始，它通过中线布线网络连接到每个晶体管的源极和漏极。
传统前端供电网络的示意图
从能源角度来看，在封装内移动电力是最主要的事情之一，由于它会影响半导体的整体性能和功率。但除了半导体微米级电阻的寻衅之外，范例的半导体功率分布层正在达到其繁芜性的极限。范例的半导体在晶圆正面分层堆叠，并且长期以来一贯以这种办法进行缩放，但由于金属分布网络的多层数，IR（电阻）压降现在正在累积并变得难以掌握。它开始变得难以掌握。
电源网络设计裕度许可 10% 的 IR 压降。如果高于此值，就会威胁到设备的性能。（来源：运用材料公司）
特殊是，“电源互连”在繁芜的 BEOL 网络中日益争夺空间，至少占布线资源的 20%。此外，在标准单元级，电源和接地轨霸占相称大的面积，限定了标准单元的进一步高度缩放。在系统层面，功率密度和IR 压降急剧增加，哀求设计职员在稳压器和晶体管之间保持可接管的 10% 功率损耗裕度。
连续的层会导致电压降，而较小层中的较高电阻可以补偿这一点。这些构成半导体背景的层对付最主要的层（实际晶体管本身）的总体设计至关主要。然而，如此大规模的层压在正面是不可能的。那我该怎么办呢？这便是背面供电网络 (BSPDN)发挥浸染的地方。这将旗子暗记层和电源层分开，这是重组半导体构造内部的奥妙方法。
背面供电网络框架很明显，将全体配电网络移至硅晶圆的背面位于同一侧），可以为更多晶体管腾出空间。（以前配电和旗子暗记网络
这使得电子可以直接通过宽的低电阻金属线为标准单元供电，而无需通过繁芜的 BEOL 堆栈。这种方法有望改进 IR 压降、提高功率传输性能、减少 BEOL 中的布线拥塞，并且如果设计得当，还可以进一步扩展标准单元高度。
背面电力传输网络许可电力传输与旗子暗记网络解耦。 （来源：运用材料公司）
这项新技能是前所未有的，但却是前辈封装趋势的延伸。过去，只制作半导体的一侧，但现在利用稠浊键合将芯片键合在一起。将电源层粘合到芯片的底面可以节省空间并办理电阻问题。
BSPDN 将电源轨移至逻辑单元之外，从而增加了逻辑密度。运用材料公司估计这相称于两代光刻缩放。由于电源直接在晶体管下方供电，因此 IR 压降显著降落。
通过移动电源轨，标准单元的面积可以增加20%至30%。 （来源：运用材料公司）
Arm 和imec 进行的仿真和制造研究表明，如果 Nano TSV 的间距可以小于 2μm，则背面电力传输的效率可以是前端电力传输网络的七倍
以下是运用材料公司对从 Planar 转向 FinFET、GAA 以及终极采取 BSPDN 的 GAA 的缩放效应的预测。在 GAA 之前，这是由于光刻技能的进步，但 BSPDN 的很大不同在于，这种减少是通过前辈封装来实现的。
BSPDN 方法非常新，有多种架构，例如埋入式电源轨 ( Buried Power Rails)、PowerVia和背面打仗源极/漏极 (Backside Contact to Source/Drain )，每种架构都有优缺陷，总结如下。
空想的供电网络 (PDN)将在任何活动期间为 IC 上的有源电路供应恒定且稳定的电源电压。这里的关键参数是 PDN 在所有互连路径中的直流电阻，从 IC 的电源引脚到电路的晶体管。
运用材料公司董事总经理 Mehul Naik 阐明了每项履行：
“在第一种方法（埋地电源轨）中，逻辑单元固定电源轨，并且背面供电网络通过纳米TSV（硅通孔）连接到电源轨。在第二种方法（ PowerVia）中，没有逻辑单元中的电源轨。相反，PowerVia 将功率从背面网络直接传输到单元或晶体管触点。这种方法更繁芜，但它提高了电源效率并许可缩放单元面积。第三种方法（背面打仗到 S） /D ) 将电源从背面网络直接连接到每个晶体管的源极和漏极。
埋地电源轨 (BPR)第一个埋地式电源轨由Imec开拓。 Imec 是最早开拓背面供电方法的公司之一。
BPR是埋在晶体管下方的金属线构造，部分位于Si衬底中，部分位于浅沟槽隔离氧化物中。这起到了常日在标准单元级 BEOL 中实现的VDD和 V SS电源轨的浸染。从 BEOL 到 FEOL 的历史性转变可以减少 MINT 轨道的数量，从而进一步减少标准单元。此外，通过将其设计为垂直于标准单元，可以减小导轨的尺寸，从而进一步降落IR压降。
“BSPDN 和埋入式电源轨 (BPR) 有一个从源极/漏极区域从 M0 到 BPR 的通孔。TSV 穿过硅并降落在 BPR 上，但 BPR 在栅极形成之前 TSV 位于纳米片鳍片之间IMEC 高等研究员、研发副总裁兼 3D 系统集成项目总监 Eric Beyne 阐明道：
背面电源网络履行的示意图，个中纳米片通过 BPR 和 nTSV 连接到晶圆背面。 （来源：imec）
当 BPR 与 Nano TSV 结合利用时，可以充分展示其潜力，Nano TSV 是在减薄晶圆背面加工的博识宽比通孔。这样可以实现从晶圆背面到前端有源器件的最高效供电，从而在降落 IR 压降方面产生最大效果。
将这些纳入制造流程本身便是一个寻衅。 “全栅和金属沉积物使鳍片更厚，相邻鳍片之间的间距变得更紧密，因此我们必须利用更小的特色尺寸和更深的通孔，”Beyne 阐明道。
它还指出，“背面电源轨的短通孔可以放置在 BPR 沿线的狭小空间中，并供应良好的性能上风。”
BPR平行于鳍方向延伸，部分嵌入浅沟槽中的绝缘体中，部分嵌入硅衬底中。与 M0 和 M1 上有电源轨的传统电网不同，这可以降落标准单元高度。台积电操持采取这种埋入式电源轨。
电源通道您以前可能听说过PowerVia 。这是英特尔操持于 2024 年旁边在 20A (Angstrom) 节点与 RibbonFET (GAAFET) 一起推出的 BSPDN。
左显示了晶圆顶部稠浊电源和旗子暗记布线的设计。右是英特尔的新技能“PowerVia”，实现了业界首个背面供电网络
电源布线位于晶圆背面、晶体管层下方。电源通过针对电源传输而优化的金属层网络直接从封装传输到晶体管，包括最大金属体积以实现低电阻（低损耗）和良好接地（确保电源完全性）。同样，在旗子暗记层（顶部），预留空间用于分隔旗子暗记走线，缩短走线，减少弯角，并利用介电材料优化旗子暗记走线，减少旗子暗记滋扰，功率损耗和耦合效应显著降落。
利用 nanoTSV 将旗子暗记和电源连接到晶体管层。该 TSV 的尺寸是当今尖端 IC 封装中利用的 TSV 的 1/500。如上所述，PowerVia 是一项比埋地电源轨更繁芜的技能。
PowerVia 是一项尚未实现的技能，但考虑到埋入式电源轨可以用当前的工具来完成，台积电不会出错。因此，台积电常日追求守旧但可实现的架构选择，而英特尔彷佛更积极地通过开拓新技能来寻求性能改进。
英特尔逻辑高等副总裁 Sanjay Natarajan 表示：“我们相信，英特尔的 PowerVia 可以在背面供电网络和传统源触点之间实现更直接、单一功能的连接，从而实现比imec 的方法低得多的电阻值。”总裁兼技能开拓联席总经理。
实现 BSPDN 的漫远程径然而，在制造工厂中履行 BSPDN 须要进行一些流程和材料变动。下面，我们将发布创建埋轨流程（BSPDN 之一）履行的流程。在此履行中，将非常薄的晶圆背面处理的Nano TSV放置。诸如在晶圆正面加工的按比例缩小的 FinFET 等器件通过 BPR 和纳米 TSV 连接到晶圆的背面。
BSPDN 流程须要在 50nm SiGe 层和 350nm 硅外延层顶部利用厚度小于 500nm 的极薄晶圆。埋钌电源轨的电阻比钨轨低 40%。晶圆键合后，该工艺连续进行减薄、CMP、干法和湿法蚀刻、TSV 和 M1 形成。 （来源：imec）
主要的是，如果像当今所有晶圆厂那样首先处理晶体管，则不一定须要在 2nm 节点采取新的互连金属。事实上，英特尔的 PowerVia 彷佛能够做到这一点。 Natarajan 表示：“为了最大限度地提高 PowerVia 的性能，我们设计的 PowerVia 工艺与传统前端打仗金属（包括钨）和前辈金属工艺兼容。”
BSPDN带来的变革也将带来设计上的重大变革。全体方法还有一个新名称：设计技能协同优化 (DTCO)。 DTCO 是制造本钱高的一个很好的例子，而这些技能寻衅将成为未来扩大规模的路子。下图显示了 DTCO 导致密度缩放的速率。
（来源：运用材料公司）
DTCO 将从一个奇妙的变革转变为扩大半导体规模的实际方法。这会导致本钱和设计的增加，使芯片变得更加昂贵和繁芜，但它为半导系统编制造增加了主要的步骤和工艺。当然，它的繁芜性使其适宜半容量。
运用材料公司董事总经理 Mehul Naik 将背面供电描述为 DTCO 的一种形式，个中设计和工艺创新可带来系统级上风。它还强调了构建背面 nanoTSV 时存在的热限定。
“我们须要使晶体管源极的背面打仗电阻尽可能低，这常日须要高温外延和退火步骤。运用材料公司在高真空中实行多达七个步骤，包括预清洁、选择性硅化物薄膜、ALD 或 PVD 衬垫薄膜以及用于新金属添补的腔室。我们正在开拓一种低温办理方案。通过共同优化的 CMP 工艺，背面打仗层将完备均匀化，在此根本上我们可以构建铜背面分布网络。”
此外，为了实现BSPDN，须要工艺和工具的不断演进，不仅包括薄膜、蚀刻、光刻和湿法技能，还包括晶圆键合和薄膜技能。
如何改进微缩的一种详细机制是一种微不雅观层面的前辈封装形式，个中涉及晶圆到晶圆键合（稠浊键合），它将两个芯片翻转成一个芯片，这是由于连接。 BSPDN 只是扩展过程中的第一个示例。这里的新技能是稠浊键合。下图左侧显示了旧互连方案，右侧显示了新互连方案。
（来源：运用材料公司）
如果您查看右图，您可以看到玄色和灰色金属层，它们是将两个芯片连接在一起以创建分隔旗子暗记和晶体管电平的背面网络的稠浊结层。除理解决电阻问题外，电池尺寸还可缩小20-30%。
（来源：运用材料公司）
更令人惊异的是，BPR 有一个扩展到 PowerVia，然后扩展到背面打仗源极/漏极的路线图。稠浊键合是一件大事，这种效果须要更多的硅、更多的步骤以及全新且非常主要的工具。晶圆到晶圆和芯片到晶圆工具极其主要。
（来源：运用材料公司）
许多公司都在追求这一目标，个中包括运用材料公司 (Applied Materials)，该公司正在与 BESI 互助供应芯片到晶圆 (die-to-wafer) 工具。其余，我们不要忘却 Tokyo Electron 的新工具 Wafer-to-Wafer。这些市场是巨大的增量增长驱动力，互连机会的增长速率估量是 WFE 的三倍。找到受这一趋势影响最大的半盘股公司可能是半盘股相对基本面精良表现的一个显著上风。为了得到更好的面积效率和改进的性能，背面供电网络 (BSPDN) 是一个有吸引力的选择。
半导系统编制造的未来将取决于前辈封装决策，而不仅仅是光刻决策，并且很可能受到其他前辈封装决策的推动，而不仅仅是 BSPDN 类型决策。
本文是根据旧网站2023年1月揭橥的文章编辑转载的。
来源
运用材料公司：接线和集成芯片的新方法 (PDF)imec：如何从背面为芯片供电IEEE Spectrum：下一代芯片将从下面供电半导体工程：背面电力传输的寻衅
