下面我们来看看EUV 光刻的未来技能蓝图。就2纳米工艺而言，其利用的是继7纳米、5纳米、3纳米之后的第四代EUV光刻技能，且14Å就在其延长线上。
但是，据预测，在14Å往后，将不再利用NA=0.33的EUV，而是采取NA=0.55的High NA EUV光刻。Imec和ASML已经互助在荷兰设立“imec-ASML Joint High NA EUV Research Laboratory”，由ASML在2023年导入High NA试做一号机。就EUV专用涂覆显影设备（coater developer，即clean truck）而言，已经决定由独霸市场的东京电子来供应。ASML在2010年出货了用于首代量产技能研发的EUV曝光设备逐一“XE:3100”，十年后，量产设备“NXE:3400”被用于逻辑半导体的量产产线。就High NA EUV曝光设备而言，目标是在2023年出货试做设备（EXE:5000），在三年后的2026年导入量产产线，技能职员正在imec-ASML的互助研究所里集中推进研发。通过微缩化和3D封装，进一步实现集成化
通过将原来平铺的晶体管垂直堆叠，就可以使集成电路的晶体管数量增多，这是一个方向；此外，通过采取3D封装技能（堆叠半导体芯片或者晶圆），来进一步增加晶体管数量的研发也在风起云涌地进行。TSMC在日本成立3DIC研究中央的目的彷佛也在于此。就imec而言，其研发水平远远领先于业界5逐一8年的韶光，其目标是先于业界实现某些技能，而且这些研究大部分是与互助伙伴共同互助的。图6：半导体企业的3D Interconnect密度、imec的推移表、未来的预测。（图片出自：mynavi）此外，imec在ITF Japan 2021上 做了新的研究主题逐一《可持续发展的半导体技能、系统（Sustainable Semiconductor Technology and Science: SSTS项目）》。在这个项目中，预测了生产半导体芯片时对环境造成的影响（电能花费、化学药品、材料、超纯水、气体等其他花费），通过详细剖析碳足迹(Carbon Footprint，指的是一个人或者团体的“碳耗用量”)，力求实现降落生产IC时的环境负荷。很期待半导体厂家（如生产设备厂家、材料厂家、晶圆代工厂）等企业共同加入研发，最近Apple（既是半导体Fabless、也是半导体客户）也加入了研发，作为一项可以相应环球“碳中和（Carbon Neutral）”目标的活动，而被业界所熟知。即，imec希望通过以上方法，以支持环球半导体供应链减少 “碳足迹”。与30万半导体精英一起，订阅您的私家芯闻秘书！
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