1.习气加泪滴的必须要把稳！
最近修正别人画过的PCB，出GERBER后才创造泪滴导致的致命问题，缘故原由便是由于这个勾勾没勾上，天哪,请看图：
原图这2个没有勾上，结果差点出了幌子，还好在出gerber的时候看到了：看下图此处本来有泪滴，就由于那个勾勾没勾上，连设计验证也没查出来此处短路，末了在GERBER中看到了，如下图，这假如发出去，俺就没得玩了，以是大家往后加泪滴后记得将此勾勾选上哦，要不然出了问题就后悔了
以是提醒各位在变动PCB时一定要看下gerber出来是若何的。我有次便是由于没有在CAN350里面打开看看gerber，结果有一层的名字命名重复了，输出来的gerber将它覆盖了，末了4层板出来的gerber只有3 层。我汗，还好做板子的时候厂家创造了。
2.关于电源层和GND层缩进20H，在外围GND要打持续串的过孔，过孔设置为stitching同时，这个勾还有一个浸染：请看----打开别人画的板子，不能选中VIA，我已经用过了select Anything，select pins/vias/tacks，还是弗成。该当如何设置。结果是：创造edit--filter--via下有一个stitching选项没有勾选，要勾选，这要就可以了
3. 焊盘上无法拉线，变动规则设置下的
,同时取消这个选项可以取消走线拐角处的一些方框，如图：
4.前几天一贯没有办理的问题，在ECO后创造原来在router可以打过孔的居然提示via is enabled while routing！
我那个汗呀，核对了原来的设计和当前的设计，规则都一样怎么就不能打呢？终极无意创造有个地方冒出来VP，一拍脑袋才想起VP不是埋孔！
而我设计的时候做的是VT，那个后悔呀！
改过来果真就可以了，现贴图过来：
昨天一个新问题出来了，设计搞上在layout中没有办法显示当前活动层，比如我现在是打开layer1-4，我想要显示L4，输入后还是看到L1在前面，结果同事帮我找出来在工具栏的tools - options - global - drawing里，勾选"active layer comes to front" ，而且他还创造我的设计有问题，由于天线没有露铜，我只是在top画铜皮不是做成一个元件，该当再再solermasktop再画一层。
关于异形焊盘的设计，原始资料给的是在做元件的时候先添加焊盘然后再画一个铜皮将这个铜皮和须要的焊盘做一个association即可，但是如果想要这个异形焊盘和正常的terminal一样可以露铜的话，必须要在soldermask 层将这个异形焊盘再补充一遍，否则不会有铜露出来，上面仍旧是绿油。
本日石头老姜给我办理了一个我一贯找不到得当方法办理的问题：一样平常来说，我们会让IC背面露铜出来，但是万一后面有一根走线或者其他的过孔怎么办呢？大略！
我们不让他露铜的方法是不再用cooper在soldermask层一点一滴的画，可以先在铺地的那一层比如bottom层画一个想要的露铜区域，此时bottom不要有其他铺铜框，见图所示
改好后再给bottomv曾重新复制一个铜框，net选为GND即可。最新的问题来了，不过我暂时没有找到办理办法，先把问题写出来：
有个设计文件在layout里面打开没有看到soldermask bottom有一个2Dline，但是导到router就有，倒回来又没创造，layout中这一层打开且颜色有设置，便是看不到，有时候导过来又可以看到这个2Dline，在layout删掉再倒过去就没有了，问题是如果layout一贯没有涌现这个2Dline怎么办理？为什么会有这种征象？
对付新建立的layout一样平常会用默认的值，那么有可能默认的铺铜模式会让你大吃一惊，比如下图：
刚我变动hatchout的值的时候会变动铺铜的形式：
这样就和我们正常瞥见的一样了。
同样的，如果创造铺铜的时候有些地方会铺不上去，那就要检讨你画coop pour的时候with是不是太宽，比如超过了5mil，就会有GND的焊盘铺不到。
本日碰着一个新的问题一贯没找到办理的办法，后来问了好几个同事才知道，难道真的是回家过了个年就什么都忘却了？
如果在routing 内不能走线，那么在layout中设置的 designe rules 也把这一层添加到走线层了，究竟问题会在哪里呢？实在很大略在routing的edit 菜单下找到option，把稳不是tools下的那个哦，然后再在layers下就选择该层添加进去，而不是layer biasing下的选项，如图
OK，搞定啊！
如果拿到的是别人的设计资料，我们在上面变动时，会碰着个别地方的走线铺地间距不是你所想要的，比如说我本日碰着的差分走线，我原来是想让差分走线铺地间距其他走线一样-6mil，但是怎么弄都是20mil，这是怎么回事呢？而且我在全部选中这2条差分线的时候，，创造他便是按照6mil设计的，后来其他工程师过来看的时候，他单独点一个net，看其间距居然是20mil，我很奇怪：为什么2个net同时选中的时候就没有呢？
如何安装PDF打印机？？
在我的电脑--左下拉列表中选择打印机与传真---空缺处点右键添加一个打印机，然后选择本地打印机（及第一个）选择默认的端口，点击下一步手动安装打印机，即可找到您所安装的PDF打印机，这个条件是要安装PDF阅读器
这次8192的PCB打样回来后创造一个问题：客户哀求孔位要百分之百一样，而我做的样品跟客户的一比较，发电孔位偏下1-2MM，而且板框也比客户供应的要小，我这是怎么回事呢？不是用原来那个打印出来了的，看来这一步失落败了。在有便是在画丝印框将漏铜区域的线路遮盖的时候，把丝印放在了所属的层次，但是线用的不是2Dline，而是cooper，这样就会随意马虎在导出丝印的时候忘却将cooper这一项添加进去，导致的直接后果是这样的地方终极会漏铜，好在PCb厂知道这个要怎么做。往后要小心才是。
其余一个是关于利用上面的，我已经习气了利用拼音输入法，以是在去掉铜皮的时候会欠妥心将po写入后变成o，这样就会锁住所有的元件，再在框内输入o，即可切换。这个缘故原由实在是在pads中有这么一个快捷键O：便是用来显示和关闭元件外框以虚线还是实线显示的，如图：
关于PADS Logic设计电路时,总出哀求设置字体的font replacement对话框,跳过后就正常了.叨教谁知道这个如何设置吗?可以让它不在涌现.在steup-fonts对话框中选择stroke,保存即可。
如果在事理图中导入layout时创造提示make sure these vias are defined in layout ，请在layout中将过孔和走线选中为unprotected，再去导就不会弹出错误并关闭了。 \
关于去掉GND花孔的办法，见图，去掉方框内的勾选项就可以了。
打开别人的板子，如果创造每个过孔周围都有一个圈，那怎么去掉呢》？见图，勾上这个勾，如果比拟原来的图会创造原来图上这个也没勾，可是依然可以不显示那个圈，该当是导入导出的文件才有这样的问题吧，
POWERPCB运用技巧2-powerpcb本身阻抗打算的功能powerpcb中本身自带有特性阻抗打算的功能,用法如下： 1、在setup/layer definition 中把须要定义为地或电源层相应层定义为CAM PLANE。2、并在layer thinkness 中输入你的层叠的构造，比如各层的厚度、板材的介电常数等。通过以上的设置，选定某一根网络并按CTRL+Q，就可以看到该网络干系的特性阻抗、延时、长度等
关于PADs9.3 版本和pads9.0版本的差异中有一项显示net name，在勾选这个显示的时候，该当在左下角位置处同时勾选trace，pad or via等，否则没办法显示。如图:
打开一个PCB时创造某一个元件在做封装的时候是有标注尺寸的，但是没有显示，在移动该元件时则显示了，我编辑该PCB decal ，怎么也找不到哪一层是尺寸标注的层，后来自己试着找找，在CTRL+ALT+C，选assign all下的update enable status可以看到这个在layer24，点运用，删除该层，想要返回到之前的页面，显示26个enable层，选择上面那个update visible ..却只显示top bottom，其他层都没有，如图：
只好在layerdefinition重新找回这些层，奇怪的是找不到layer24 层。
关于在router内设置不连接线的过孔，比如未接地的via或者其他net 的via，如果没有与走线连接在一起，可以做如下设置，在router中打开该PCB文件，空缺处点击右键，在弹出的菜单中选择属性，找到grid所在的页面。将via的grid设置为0.1,0.1（mm）与显示的栅格大小同等即可，右边的勾选中，确认所做的修正，再移动via就会创造周围有一圈点。如图：
利用过程中溘然创造我的layout中options没有OK，apply，cancel这三个选项，要切换单位怎么办呢？快捷键Um，UMM。哈哈，至于这个问题是怎么出来的及该当怎么办理暂时没找到方法。点键盘上的enter键可以确认。
对付曾经修正过的decal，焊盘改为了0，只留下焊盘number的时候，可以再编辑此decal，右键选择terminal，ctrl+A全选中，选择pad stack中的封装修正回来就可以。
然后保存为一个新的名字。在别人给的PCB中，一个parttype会有很多个封装，那么先将这些PCBdecal保存到library，而parttype其余找一个logic图保存parttype，然后再将parttype编辑指定该封装即可。
http://www.edablog.info/?p=564一个pads软件利用的视频教程网站
把多层板改为少层的办法：先将多层板导出DXF文件，去掉中间不须要的层（不能直接在层定义中删减）然后新建一个文件导入该DXF文件，mode选择new，如果提示decal not found 则是由于之前的元件在library内没有，可忽略，然后再在层定义中修正定义reassign将L3,L4跟L5,L6互换。
如果不用logic事理图可以用右键单击选择find找到同一类型的器件，此时会高亮右键move sequence，在提示框中选择yes to all可以一个个将元件依次布局。
关于BGA焊盘的fanout，这个我自己在网上先找了些资料看，按照这个资料上说的一步步去做了，结果还是没有看到一个焊盘fanout出来，后来找了几个好友来解答，由于删除和扇出同音，有一个还一贯认为我是要删除元件或者pin脚，后来折腾老半天才知道是没有板边，对付自动布线的工具都是要有板边的，否则机器没办法确认，详细步骤如下： pads扇出
自己做了个reuse模块却无意中将其余一条走线给reuse进去了，后来在变动的时候提示这条线属于reuse要先break reuse，在网上找了很多的别人先容的办法还是没有看到break reuse的选项，还好自己逐步摸索出来了：鼠标选择anything，选中个中某一走线或者这个reuse模块中的某一部分点右键选择：select reuse 然后再右键选择break reuse 即可，贴图如下：、
PADS Logic 电源符号很少，零零散星的几个。远远知足不了利用的需求，最近创造，PADS 也是可以自己添加电源符号的图案的，步骤如下：
1、在Logic里面连线，添加一个电源符号。
2、选择电源符号，TOOL----SAVE OFF-PAGE TO LIBRARY
3、在ITEM TYPE 选项选择POWER，OK
4、选择PART TYPE EDITOR, 在弹出对话框里面 点ADD 添加一个新的电源，PIN TYPE这里选
POWER, 连续输入信息，OK。
5、EDITOR----CAE DECAL EDITOR,在里面可以找到刚才建立的电源符号。选择，OK
6、编辑你想要的电源符号，完成后，可以添加TEXT 笔墨注释该电源名字，比如+3.3V.
7、OK，你就可以创造在一堆电源符号列表里面，你新建的电源符号早已安定悄悄的躺在那里了。
如果是沿用别人的封装符号，那么可以先将事理图画好，然后在tool-SAVE OFF-PAGE TO LIBRARY中选择offpage或者power ，GND等，在打开的界面下直接点保存，退出来会有一个提示，update to 事理图，点Ok，那么可以更新你原来的符号了。如果提示signal pin number previously describer 那么一定是你旗子暗记脚的net有重复的，只能在同一个事理图中有一个signal pin net可以offpage
如果想要在dip的焊盘设置为对角，而过孔设置为flood over ，那么在options下不要将round焊盘设置为flood over 该当设置为diagonal，此时可以将画的corp pour outline 设置属性为flood over vias 的勾选上，如图：
这时候再pour就可以看到所有的过孔是被覆盖，而元件的焊盘是对角连接的。
对付4层板我们常会将GND和POWER做个分割，显示为split/mixed layer，然后将要分割的nets assign进去，这样就会有一个问题，那便是涌现GND的via及power中要分割的nets都有十字对脚的花孔，这样很丢脸，这时候可以在option的thermals下去掉焊盘的plane indicaiton去掉，图示：去掉粉色框内的勾就不会有白色的花对孔了。
如果在pads 的layout中鼠标的缩放功能不能实现了，那么可以在tools-customize 对话框中选择keyboard and mouse 然后点右边的resetall即可规复。
本日PCB回来后创造很多地方丝印不是很清晰后来查看原设计稿创造有些字符用的是10mil线宽，问题就出在这里：有些元件的REF.DES不能变动线宽，如图：
刚开始不知道要怎么变动，只好把这个删掉，再重新添加一个，实在大可不必。只须要将上图中的font栏下的Arial字体改为Pads Strike Font即可变动。
关于pads logic的一些技巧：
编辑元件时，有时会碰着二极管，稳压管这类须要有实心的三角形的，在library修正时可以先选择2D线，然后再在空缺处右键选多边形绘画，这个时候画出来的是一个空心的，选中这个空心的右键属性里面选择field即可，如果在2Dline中不是用多边形而是path，那么这个选项便是灰色的，不可选了。下面补充一个关于logic和layout互导问题的新创造：
在做BGA或者PIN脚多的IC时，习气将事理图上把芯片分成一个个区域：U999-A，U999-B等，但是这样会导致有一处问题易被忽略，那便是在封装内，虽然名称PIn脚K3对应的是A0这样的net名字，但是由于在事理图里画的顺序是最先画的，以是这个脚位自然就霸占了我们原来想要的PCB封装上的A1位置，而真正的A1脚位则按照事理图画的顺序被安排到了后面的脚位。大概看晕了，没紧要，上图：
如果想说在logic中利用编辑命令修正PIN的顺序，那么我很卖力人的见告你，当你回到事理图时候事理图就会乱了，例如上图中的K3原来接的是A-DDR3-A0_1这个网络，如果做了编辑，那么你将看到是A1这个脚接这个A-DDR3-A0_1在网络。至于这个问题要如何办理，我也不知道.......
这个问题嘛，摸索了一下，找了楼上的老黄，终于找到一点点比较大略的方法了，第一步，先把原来做好的封装保存一遍到lib，记住这里一定是先edit decal然后点save as，这时候会弹出一个对话框，勾选框内的锁住name名称的那一个空缺处，然后第二步，在logic里面将事理图的封装保存下来，或者另存一个名称，并且使事理图里用这个名称，然后再lib里面看是否有添加进去这个名字，没有就添加好。第三，返回来到layout的lib里面找到parttype编辑这个BGA封装对应的parttype（肯定找不到，由于保存的时候没有保存parttype，仅仅是decal），怎么办呢？那就new一个啊，这里要把稳new的part里面须要选择封装，gate，把稳gate里面是不是有足够的pin啊，比如说一个BGA有78 个脚如果你assign的时候没有那么多脚位那就会导不进去了。末了一步，重新ECO或者send netlist。附图：
最近有点偷
这个问题实在困扰我良久了，先截图看下
第一幅是直接将元件的封装save to lib 然后再编辑元件的时候涌现的缺点，这是在logic里给part 分配封装的，于是乎将元件名字重新命名，保存，结果还是一样
第二幅是先在logic里保存part，然后在layout保存footprint，这里不保存part了，尤其是名字跟logic不一样的时候。于是乎我又做了一次另存的事情，之后就进入logic里直接分配封装了，这回封装是可以分配了，但是只能是另存的名字，原来的名字还是分配不了，可正在我高兴之余创造在点CAE封装的时候涌现这个提示。
好了，问题出来了，终极肯定是办理了不，怎么办理的呢？请看
1.在logic和layout里分别编辑封装，然后另存一个名字
2.找到layout的lib里的decals，这时候不要去看parts，由于你还差一步，这里没有对应的parts给你，点该封装进入编辑状态另存名字还是原来的名字这时候回弹出一个对话框，是否进入CAE封装，点OK，选择在logic里保存的CAE封装，将所有的分配好往后保存，涌现一个part的提示框，输入名字，把稳要跟logic里的名字一样（这里一样平常我3个名字用一样的，这样就不用区分了）
3.末了一步在logic里添加元件，然后编辑这个元件分配封装。问题是涌现脚位不顺序不对----这种方法办理不了根本的问题
这里最关键的步骤该当是2，一定是先编辑layout里的封装信息，确保完全后再编辑logic--
总结终极的办理办法该当是在logic里重新画一个CAE的封装，把稳不要带进任何CAD的图片进去，也就说所有的脚位什么的都要自己画。
