集成电路的装片若何快速区分正反？这个技巧能帮你省去一半时间_芯片_基板

集成电路（Integrated Circuits，IC）制造过程，以硅圆片（Wafer）切割成单个芯片（Chip）为界线，分为前道工序和后道工序两个阶段。
前道工序首先从硅圆片洗濯及表面处理入手，经由多次镀膜、离子注入、氧化、扩散、涂敷光刻胶、曝光、显影等工序，制成具有设定性能及功能的IC电路，然后将载有IC电路的硅圆片切割成单个IC电路芯片，进行装片、固定、键合、引线、封装、检讨等工序，完成IC电路的封装，以便于与外围电路进行连接。

集成电路封装（电子封装）便是先将IC电路芯片固定在引线框架上，将芯片表面上的引线焊盘与引线框架上的引线端子通过金丝进行焊接，实现电气互连，或者将芯片表面上的焊料凸点或焊盘与封装基板上的焊盘或焊料凸点对准并进行波峰焊接后，实现电气互连；然后通过环氧封装材料进行保护，形成封装IC电路。
将封装IC电路与印制电路板固定连接，组装成一个具有完全功能的电子系统。

电子封装包括薄/厚膜制备、高密度封装基板、多层微细互连、封装及黏结等核心关键技能，涉及多种关键材料，包括：金属材料，如焊丝、焊剂、焊料、框架、金属浆料、导电填料等；陶瓷材料，如金属超细粉、玻璃超细粉、陶瓷超细粉等；有机材料，如感光性树脂、热固性树脂、聚合物薄膜、有机黏合剂、表面活性剂、有机溶剂等。
同时，电子封装还涉及薄膜特性、电气特性、导热特性、构造特性、可靠性等剖析、评价与检测方法，是一个十分繁芜的工程。
随着IC电路向高集成度、高频高速、超高引脚数等方向的快速发展，封装电路也向轻、薄、小、低本钱化等方向快速发展。
封装电路引脚数越来越多，引脚节距越来越窄，封装面积越来越小，封装厚度越来越薄，封装电路与基板面积之比越来越大，封装工艺难度越来越高。

电子封装可分为多种类型，可按照芯片搭载办法、基板类型、封装构造及封装材料等进行分类。

1.按照芯片搭载办法分类

按照芯片上有电极一壁相对付封装基板的朝向（面朝上、面朝下）进行分类，电子封装分为正装片（Chip）封装和倒装片（Flip Chip）封装。
按照芯片电旗子暗记引出办法分类，电子封装分为引线键合（WB）封装和无引线键合封装，个中无引线键合封装又可分为倒装片键合封装、载带自动键合（Tape Automated Bonding，TAB）封装、微机器键合封装等。
引线键合封装是用金属丝（如金线、铝线、铜线等）通过焊接将芯片与引线框架或封装基板连接起来。
该方法不须要对引线端子进行预处理，定位精度高，被广泛采取；缺陷是须要逐个对引线端子进行焊接键合，生产效率低；其余，键合后的引线必须有一个向上或向下的具有一定高度的波折弧度，该弧度高度使引线键合办法难以实现薄型封装。
无引线键合封装须要对芯片键合点进行进一步的加工处理，在芯片键合点形成半球形的焊料球或立体柱状的焊料凸点。
在芯片键合点上，首先制作中间阻挡金属层，然后在其上制作金柱或铜柱，在金属柱顶部制作焊料凸点。
将芯片与基板进行倒装焊时，使芯片表面的焊料球或金属焊料凸点与封装基板上的电极焊盘精准对位，通过波峰焊加热熔融焊料，使芯片与基板连接在一起，实现电气互连。
TAB封装不是将芯片搭载在基板上，而是贴装在已经形成印制线路的聚酰亚胺薄膜载带上，贴装芯片的载带是连续的，呈电影胶片状，不但可实现薄型高密度封装，而且适宜自动化操作，可大幅提高生产效率。

2.按照基板类型分类

按照基板类型分类，电子封装可分为有机基板封装和无机基板封装两类。
基板从构造上又可分为单面、双面、多层及复合基板等。
封装基板紧张用在搭载、固定芯片及其他元器件上，在内部形成多层互连电路，除了在表面形成布线电路，还须要形成焊盘或焊料凸点，以便与搭载的芯片实现电气互连，具有电气绝缘、保护IC芯片等浸染。
封装构造不同，所需的封装基板构造也不同。
随着电子封装朝着薄型化、微型化、窄节距、高频化、大功率化等方向快速发展，对封装基板的性能哀求越来越高。

3.按照封装构造分类

按照封装构造分类，电子封装可分为引脚插入型封装和表面贴装型封装。
个中，引脚插入型封装包括单列直插式封装（Single In-line Package，SIP）、双列直插式封装（Dual In-line Package，DIP）、Z形直插式封装（Zigzag In-line Package，ZIP）、紧缩双列直插式封装（Shrink Dual In-line Package，S-DIP）、窄体双列直插式封装（Skinny Dual In-line Package，SK-DIP）、针栅阵列封装（Pin Grid Array Package，PGA）等；表面贴装型封装包括小形状塑料封装（Small Out-line Package，SOP）、微型四方封装（Mini Square Package，MSP）、四边扁平封装（Quad Flat Package，QFP）、塑料无引线芯片载体封装（Plastic Leadless Chip Carrier Package，PLCC）、小形状J引线封装（Small Out-line J-lead Package，SOJ）、玻璃/陶瓷扁平封装（Glass/Ceramic Flat Package，GFP/CFP）、陶瓷无引线芯片载体封装（Leadless Chip Ceramic Carrier Package，LCCC）、球栅阵列封装（Ball Grid Array Package，BGA）、芯片级封装（Chip Scale Package，CSP）等。

4.按照封装材料分类

按照封装材料分类，电子封装可分为金属封装、陶瓷封装、玻璃封装和塑料封装等。
个中，金属封装、陶瓷封装、玻璃封装为气密性封装（Hermetic Package），塑料封装为非气密性封装（Non-hermetic Package）。
一样平常来讲，气密性封装可靠性高，价格昂贵，紧张用于分外领域。
由于封装技能及材料的不断改进，塑料封装的可靠性不断提高，目前已占绝对上风地位。
自20世纪70年代开始，电子封装经历了从二极管、三极管到分离器件，再到IC芯片封装的过程。
封装形式从插入式封装发展到表面贴装式封装，再到近年来的3D封装；封装材料从最初的金属封装、陶瓷封装和玻璃封装发展到塑料封装，再到近年来的多层薄膜封装。
目前，以塑料封装为代表的有机封装已占环球IC封装市场的98%以上，封装品种越来越多，性能越来越优秀，大力推动开花费类电子产品的快速发展。

随着IC电路集成度推拿尔定律以每18个月增长1倍的速率快速增长，电路I/O数也按照Rent定律快速增加；随着便携式电子产品朝着小型化、薄型化等方向快速发展，IC电路封装也随之朝着更小、更薄、更多引脚数等方向快速发展。

20世纪70年代，IC电路封装紧张采取两边引线的DIP封装，将封装电路的引脚插入印制电路板（Printed Circuit Board，PCB）的通孔中，由浸锡法进行钎焊实装，涌现了较小型的S-DIP封装。
20世纪80年代，电子封装进入表面贴装技能（Surface Mount Technology，SMT）时期（见图1.1）。
其范例的封装形式为SOP，同时涌现了多种适宜表面贴装的小型引脚型封装。
为了实现逻辑器件的小型化，发展了薄小形状封装（Thin Small Out-line Package，TSOP）、甚小形状封装（Very Small Out-line Package，VSOP）、超小形状封装（Ultra Small Out-line Package，USOP）等；为了实现存储器件的小型化，发展了PLCC、SOJ等；为了提高封装的可靠性，发展了陶瓷无引线芯片载体封装LCCC；为了提高封装的I/O引脚数，发展了陶瓷或塑料的针栅阵列封装PGA，I/O引脚数可超过100个。
这个期间的电子封装呈现了多样化、全面发展的状态［1-3］。

图1.1 表面贴装技能的发展过程

20世纪90年代，电子封装进入以全硅圆片型封装、三维封装为代表的第三次技能变革期间（见图1.2）［4-10］。
为适应IC芯片多引脚数的哀求，发展了将引脚支配在封装体四边的四边扁平封装（Quad Flat Package，QFP）和引脚载带封装（Tape Carrier Package，TCP）等封装形式。
其引脚节距由1.27mm逐渐变窄至0.80mm、0.65mm、0.50mm，直至0.30mm。
当节距缩小至0.25mm时，引脚端子之间的共平面性及难以对准等问题使实装工艺难以实现，引脚节距很难进一步变窄。
仅仅依赖在引线框架的4个周边支配引脚端子的四边引线封装构造已难以适应IC芯片多引脚数的发展需求。
以微焊球或焊料凸点代替引线、以平面阵栅排列代替四边引线的BGA、CSP等超小型、超多端子高密度封装构造随之涌现，并得到了快速的发展。
BGA包括P-BGA（Plastic Ball Grid Array）、T-BGA（Tape Ball Grid Array）、C-BGA（Ceramic Ball Grid Array）、FP-BGA（Fine Pitch Ball Grid Array）、FC-BGA（Flip Chip Ball Grid Array）等多种构造形式；CSP也包括采取挠性封装基板的F-CSP、采取陶瓷封装基板的C-CSP、薄膜型CSP、少端子CSP、D2-BGA型CSP、叠片式CSP、硅圆级封装（WLP）型CSP平分歧的构造形式。

进入21世纪往后，直径为300mm、特色尺寸为0.12μm的IC芯片达到了批量生产水平，MPU时钟频率达到1.75GHz，集成度达到4×107个晶体管/芯片，DRAM的集成度达到2Gbit/芯片。
随着IC芯片性能的飞速提高，对电子封装技能也提出了更苛刻的哀求，紧张包括：①芯片尺寸达到40mm×40mm；②封装引脚数达到1000～1500个；③单芯片功耗达到10～175W；④封装总厚度减薄至0.50～2.0mm；⑤半导体构造的最高温度小于85℃；⑥为了充分发挥芯片功能，须要办理芯片内、芯片外旗子暗记传输及滋扰等问题。
为了适应数字网络时期电子设备朝着小型化、轻量化、薄型化和高性能化发展的须要，高I/O数、窄节距、高性能的FC-BGA、FC-CSP及三维封装技能成为发展热点[11-15]。

图1.2 电子封装技能经历的三次重大技能变革

电子封装的浸染紧张是保护IC电路的电气特性，实现芯片与基板或引线框架之间的电气连接，保护芯片表面及连接引线，使电气特性及机器特性薄弱的芯片免受外力损伤及外部环境的堕落。
电子封装还具有应力缓冲功能，使芯片与基板之间由于热膨胀系数（Coefficient of Thermal Expansion，CTE）不匹配引起的内应力得到缓冲接管。
在湿度、温度等外部环境变革时，电子封装使芯片产生的内应力得到缓冲接管，防止芯片破坏失落效。
电子封装还具有调控引线节距的能力，可将芯片微细引线节距进行设计调度，以知足与封装基板的电气互连工艺。
例如，可以将亚微米（0.1μm）特色尺寸的芯片电极凸点调度到十微米（10μm）的特色尺寸，再调控至百微米（100μm）的特色尺寸，乃至毫米（mm）的特色尺寸，以实现芯片在基板上的实装。

电子封装是一个多学科、多技能共融在一起的繁芜工程，按照可实现的功能与浸染，可分为零级、一级、二级和三级4个阶段。
零级封装紧张是在硅圆片上再布线、形成凸点等，即通过布线将芯片表面的I/O端子转换为平面阵列支配的焊料或金属凸点，以及凸点下面的金属化层（BUM）等，以便与封装基板（Interposer）微互连，尺寸约为10μm；一级封装紧张是微互连、封接与封装，包括封装基板的材料、构造与制作，芯片与封装基板的微互连等，尺寸约为100μm；二级封装紧张是在PCB板上的搭载、回流焊等，尺寸为100～1000μm；三级封装紧张是指机器系统的组装，紧张是将PCB与机器框架连接，形成机器系统。
电子封装的发展趋势是通过系统设计，使独立分散型大略封装向集中统一型系统封装、生产主导型封装向设计主导型封装快速发展。

随着IC电路制造技能的快速发展，电子封装形式由传统的周边端子引出型封装（包括QFP、TSOP等）发展到平面阵栅引出型封装（包括PGA、BGA、CSP等）；芯片互连由金属引线互连发展到焊料微球或金属凸点互连；芯片封装数量由单个芯片封装发展到多个芯片封装。
在多个芯片封装中，同一类芯片的封装（MCP）向不同种类芯片的系统封装（SiP）发展［16］。
SiP可以将不同类型的多个芯片封装成一个别系，芯片之间可以进行旗子暗记存取和交流，而MCP中封装的多个储存器芯片则为同一种类型，芯片之间不能进行旗子暗记存取与交流，整体为一个多芯片模块。

为了实现电子系统的高速化，IC电路电气连接的布线长度应尽可能短。
但是，随着布线长度的缩短及封装密度的提高，封装电路单位面积或单位体积内的发热密度迅速增加，IC电路的事情温度迅速升高，系统可靠性大幅降落，利用寿命缩短。
因此，对IC电路封装模块及电子系统进行有效冷却成为一个核心问题。
对付超级和大型打算机等，可采取液体冷却或介质相变冷却等昂贵的冷却技能，而对付条记本电脑、手机等便携式电子设备则必须采取低本钱的快捷冷却办法。
因此，在IC电路的高速化、高密度化、多端子化、小型化、轻量化、高可靠性和高效散热之间存在着相互制约的抵牾。
从芯片技能发展的趋势看，险些所有的芯片功耗都会增加。
如果IC电路芯片的功耗超过3W，则必须在封装中设置散热片或热沉，以提高散热冷却效率；如果芯片功耗达到5～10W，则必须采纳逼迫冷却手段；如果芯片功耗超过100W，则达到空冷技能的极限。

如果电子信息产品的规模和功能不同，则所采取的IC电路功能、集成度不相同，IC芯片的端子数量也不相同。
无论是高性能电子产品，还是便携式、低价格电子产品，IC芯片封装所须要的端子数都在随着产品的升级换代而呈现快速增加的趋势，个中高性能产品更是如此。
随着IC芯片集成度的提高，IC芯片的输出端子数也必须增加。
在IC芯片的集成度（G）与端子数（P）之间存在着Rent定理：

式中，K为比例常数，γ为Rent常数。
引线I/O数成为决定封装构造及实装办法的关键成分之一。
根据I/O数确定终极封装构造。
根据理论推测，高密度电子封装紧张朝着超小型封装、超多端子封装和多芯片封装等方向快速发展。

（1）超小型封装。
超小型封装紧张用于手机、便携式家电、PDA等电子产品，所用的IC芯片包括储存器芯片、民用电子设备专用芯片、便携电子设备专用芯片等。
个中，储存器芯片的I/O数少于100个；对付民用电子设备专用芯片，随着芯片上系统（System on a Chip，SoC）技能的快速发展，其I/O数可掌握在200～300个的范围内；对付便携式电子设备专用芯片，随着性能的不断提高，I/O数会增加。
但是，设备的小型化限定了I/O数的大幅增加。
因此，超小型封装的I/O数大多掌握在300个旁边。

为了提高竞争力，储存器芯片尺寸会连续减小，批量生产芯片的面积会掌握在100mm2以下。
逻辑电路芯片的端子数在100～300个的范围内，必须采取BGA封装。
为了适应多端子和小型化的发展需求，平面成列支配端子的BGA封装具有更大上风。
但是，从封装到基板的角度考虑，BGA封装加大了基板布线及布线引出的难度，基板必须采取基层多层板。

（2）超多端子封装。
超多端子封装紧张用于办公自动扮装备、条记本电脑、高频通信设备和巨型打算机等。
对付办公自动化电子设备用IC芯片，端子数已超过500个；随着数据处理能力（宽带）的提高，旗子暗记传输I/O端子数不断增加；为了降落噪声和便于供电，电源接地用芯片的端子数也会增加；未来端子数超过1000个的IC电路将成为主流产品。
对付高性能电子产品（高端系统）用IC芯片，端子数将达到3000～10000个。
因此，今后多端子封装必须办理封装基板的低本钱化难题，开拓低本钱的积层（Build-up）多层基板。
其余，为适应高速旗子暗记运行与传输的需求，必须开拓微细布线的薄型封装基板（Interposer）及埋入电容的封装办法，并进一步提高封装的可靠性，尤其是大型IC封装体实装在母板上的可靠性。

I/O端子数超多的封装必须采取BGA封装，不仅可以适应IC芯片的多端子数，而且有利于实现高功率化和高速化。
当旗子暗记传输频率达到GHz级别时，IR（电流强度与电阻的乘积）降落（Drop）问题，即电压降落问题，以及由布线造成的旗子暗记传输延迟等，都会成为影响IC电路封装的主要成分。
当电源电压降落后，功耗就会增加，即单位功耗的电流增加；布线微细化会引起封装内部的布线电阻增大，IC电路封装体内外布线引起的延迟、噪声等将成难堪以办理的问题。
因此，必须只管即便缩短IC电路及封装体内的电源线、GND线及旗子暗记线的长度，倒装芯片型BGA封装成为主流的封装产品。

（3）多芯片封装。
多芯片封装紧张运用于手机、条记本电脑等便携式电子产品及光电模块、高频模块等领域，以实现电子产品的高性能化、小型化和低本钱化。
芯片的微互连办法，如引线连接和倒装焊凸点连接等，技能都已经成熟，正在朝着两种引线办法共存的方向发展。
多芯片叠层封装包括两芯片叠层封装、三芯片叠层封装、四芯片叠层封装等，都已经实用化。
多芯片叠层封装不仅实装面积小、可实现轻量化，还可以实现大容量复合储存。
同时，通过将掌握用芯片、快闪储存芯片和SRAM芯片等具有不同功能的多个芯片封装在一个封装体中，可实现封装系统的多功能化，也被称为系统封装（System in Package，SiP），实现与SoC同样的功能。
但是，SiP的推广利用，必须办理几个关键技能，包括：①SiP设计环境、仿照环境的构筑技能，包括平面支配图、旗子暗记输入/输出、热处理等；②SiP制造技能，包括芯片表面的多层互连技能、微凸点制作技能、超薄芯片研磨技能、多芯片叠层及封装技能等；③性能检测技能，包括测试大略单纯化技能、裸芯片检讨技能、可靠性考验方法等。

为了实现电子封装的高密度化、小型化、薄型化、柔性化、多功能化，近年来涌现了多种IC电路封装形式，紧张包括以下几种。

（1）球栅阵列封装（BGA），最初开拓的平面阵栅支配端子的封装办法针栅阵列封装（Pin Grid Array，PGA），采取导热性良好的陶瓷基板，适宜高速率、大功率器件的运用［17-18］。
但是，由于其引脚向外突出，必须采取插入式实装而无法采取表面贴装，再加上陶瓷基板价格昂贵，使之仅限于用在较分外的用场上。
随后，涌现了球栅阵列封装（Ball Grid Array，BGA）。
由于BGA的端子采取平面球栅阵列代替PGA的针栅阵列，因此BGA与其他实装技能比较具有许多优点，包括：①实现了小型化、多端子化，端子数超过400个；②通过熔融焊球表面张力的自对准浸染，实现了多端子一次回流焊的表面贴装；③生产本钱较低，与现有QFP生产线具有匹配性，无须改造生产线即可进行BGA产品生产。

BGA紧张包括P-BGA（Plastic Ball Grid Array）、T-BGA（Tape Ball Grid Array）和FC-BGA（Flip Chip Ball Grid Array）3种类型。
P-BGA是最早开拓的BGA构造。
将P-BGA的引脚端子换成便于表面贴装的球形端子，封装基板采取有机基板代替陶瓷基板，芯片与封装基板之间的电气互连采取键合（Wire Bonding，WB）办法（见图1.3）。
P-BGA用封装基板分为单层（双面）和多层两种类型。
个中，多层BGA又可分为增强型E-BGA（Enhanced BGA）和高密度型A-BGA（Advanced BGA）等。
BGA的芯片电极面朝下，芯片背面黏附散热膜，多层基板采取多层三维立体互连布线办法，有利于高频旗子暗记传输，降落热阻，基板与封装构造设计具有较大的自由度。
T-BGA采取TCP（Tape Carrier Pakacge）技能，便于封装基板的布线图形微细化和半导体芯片键合凸点的微细化，具有薄型化、低热阻化、高频传输、风雅布线等特点，适宜多I/O数的高密度封装。

FC-BGA适宜I/O数大于1000个的高密度封装。
在FC-BGA的根本上，还涌现了各种CSP形式。
在P-BGA的根本上，涌现了FP-BGA；在T-BGA的根本上，涌现了TF-BGA。
此外，采取陶瓷基板的C-BGA、芯片叠层式的S-BGA（Stacked BGA）等也被开拓。
为了进一步实现封装的小型化，在BGA的根本上发展了CSP技能。

（2）芯片级CSP，定义为“封装面积与裸芯片尺寸相等或略大的封装总称”，是一种超小型封装构造，其封装面积与裸芯片面积之比小于1:1.2（见图1.4）[19-21]。
双列直插式封装（DIP）的这一比值为1:8，四边扁平封装（QFP）的这一比值为1:7.8。
按照封装构造形式，CSP分为两大类，包括：①由平面栅阵支配引脚的封装演化而来的进一步小型化的BGA、LGA封装产品；②由周边支配引脚的封装演化而来的进一步小型化的小形状且没有引线的封装产品（SON和QFN）。

图1.3 范例FC-BGA封装的断面构造

目前，多种CSP产品已被开拓，它们名称互异，可按照封装基板材料和封装构造进行分类。
封装基板材料可分为聚酰亚胺薄膜基板、环氧/玻璃布基板和陶瓷基板3类。
IC芯片的电极面与封装基板的连接关系，可分为电极面朝上型（Face-up）和电极面朝下型（Face-down）两种。
3类不同的基板材料和两种芯片放置办法可组合6种BGA构造形式。

图1.4 CSP与BGA的形状尺寸比较

芯片电极面朝上的FC-CSP产品最早进入市场。
这类CSP的内部互连采取引线连接办法，可采取已有的电子封装生产设备，主流产品的引线端子节距为0.8mm，封装基板沿用标准PCB基板的制作技能。
芯片电极面朝下型CSP产品包括：采取陶瓷封装基板、内部倒装片互连的陶瓷型CSP产品，采取环氧/玻璃布封装基板、内部倒装片互连的塑封型CSP产品，以及采取芯片表面黏附聚酰亚胺薄膜载带基板、内部金属框架或分外通孔互连的带载型CSP产品。
它们都已广泛运用于实用电子设备中。

CSP具有下述特点：①封装面积更小，只有相同引脚数QFP的1/4；②封装厚度更薄，可薄至1mm；③易实现表面贴装，贴装公差约为±0.3mm；④介电常数更小、介电损耗更低、传输阻抗小、抗滋扰性强、噪声低、屏蔽效果好；⑤可单独进行直流或互换老化、筛选试验；⑥与裸芯片比较，更易确保产品质量及可靠性；⑦散热效果更好；⑧与QFP、BGA比较，CSP具有更短的电路互连长度，可明显改进产品的电气性能和散热性能。

CSP实装工艺与SMT兼容。
外部端子节距为0.5mm以上的CSP产品，可采取成组办法进行再流焊实装。
不同生产线生产的同类产品可以互相交换，易于实现大规模、低本钱生产，降落制造本钱。

（3）挠性载带型（μ-BGA），在高尺寸稳定性的聚酰亚胺薄膜表面上，通过电镀铜箔或模压铜箔办法形成挠性覆铜板（FCCL）；涂敷光刻胶，曝光显影，在PI薄膜表面形成印制电路图形及连接焊盘，形成挠性电路板。
将IC芯片电极面的焊料微球与挠性电路板的焊盘精确对准，通过波峰焊实现芯片与挠性电路板的电气连接。
先在芯片与挠性电路板之间夹一层合成橡胶缓冲层膜，厚度约为125μm；然后采取有机硅树脂等封装料对引线键合部位进行模注封装；末了切片完成封装。

在这种封装构造中，焊料微球的球栅阵列范围比芯片尺寸范围还小，显著缩短了连接引线的长度，大大降落了电路寄生电容。
由于热量从芯片背面散发，比较随意马虎采纳有效的散热方法，避免热量集中，导致芯片事情温度过高。
芯片上的电极焊料凸点或焊球，既可采取四周排列办法支配，也可采取平面阵栅办法支配。
对付平面阵栅，挠性PI薄膜载带可以扩展凸点的节距。
μ-BGA的挠性载带基板和合成橡胶缓冲层膜可以充分接管凸点部位由于硅芯片与基板的热膨胀系数不匹配而产生的内应力，明显提高产品的可靠性。
封装产生的内应力可能汇合中在键合点上和载带界面上，对产品的可靠性具有明显的影响。
为了缓冲这些内应力，在引线键合时，可将引线设计成S形。
芯片焊装后，无须采取底填料添补。

芯片上凸点的节距为45～95μm，挠性聚酰亚胺薄膜载带上的导体线路宽度为50μm，长度为1.3～4.3mm，寄生电感（L）为0.7～2.4nH，寄生电容（C）小于0.1F，可掌握在BGA的1/2水平上。

（4）薄膜型CSP，紧张用于存储器芯片封装，其基本封装构造如图1.5所示。
通过芯片上的金属布线形成互连电路，将芯片上的电极和焊料凸点连接贯通。
金属布线层通过薄膜工艺形成，芯片电极支配在芯片侧面，外表面I/O端子的焊料微球支配在CSP外表面的任何位置，易于实现封装的标准化。
薄膜型CSP不采取金属引线键合，芯片上电极面积设计得很小，有利于实现产品小型化。

金属布线在IC电路制造的后道工序完成（见图1.6）。
采取光敏聚酰亚胺树脂溶液涂膜光刻制图工艺，形成金属布线图形和焊料凸点。
该工艺紧张过程为：将光敏聚酰亚胺树脂溶液（Photosensitive Polyimides，PSPI）涂敷在芯片钝化层的表面，经前烘、曝光、显影、漂洗、固化形成第一金属布线层；通过电镀铜形成导电层膜，涂敷PSPI层膜后，再经光刻得到第二金属布线层；重复该过程，可得到多层立体互连金属电路和电极焊盘。

图1.5 薄膜型CSP构造图

图1.6 薄膜型CSP的光刻布线工艺过程

聚酰亚胺作为层间绝缘层具有许多优点，热膨胀系数（Coefficient of Thermal Expansion，CTE）与硅芯片靠近，可有效缓冲封装树脂层与芯片之间的热应力。
其余，聚酰亚胺层膜具有精良的电气绝缘性能，可有效阻挡焊料。
焊料凸点可采取传统方法制作，利于实现低本钱化。

D2-BGA（Die Dimension BGA）型CSP的制作首先须要在聚酰亚胺薄膜载带上开孔，经电镀形成内凸点，使内凸点与芯片电极电气互连。
设计载带上导体布线，封装I/O焊料微球可采取扇入支配，也可采取扇出支配。
D2-BGA的芯片须要采取环氧封装材料进行封装。
如果焊料微球所占面积比芯片面积更小，则可不必采取环氧树脂封装。
该封装的焊料微球间距可缩小至0.5mm，已经实现了批量规模生产。

D2-BGA制作工序从硅圆片切片开始，通过黏结胶膜将芯片电极面与带有布线电路图形和内凸点的聚酰亚胺薄膜载带的内凸点精准对位，加压、加热使内凸点与芯片电极实现电气连接，经由树脂封装，制作焊料微球，回流焊，洗濯，黏附增强树脂基板，再切割成单个封装体（见图1.7）。

图1.7 D2-BGA内凸点的形成工艺图

薄膜型CSP的制造由内凸点接合、树脂封装、凸点转换、制作外部焊料微球4个工序组成。
个中，内凸点接合是采取聚酰亚胺胶膜将赞助基板与内凸点进行黏结而实现的。
凸点转换先将经由树脂封装的芯片从赞助基板上剥离，然后剥离黏结着内凸点的聚酰亚胺薄膜，使与芯片焊接的内凸点成为片内电极，末了以印制法等传统方法制作外表微球。

薄膜型CSP不须要封装基板，将全体芯片包封在一个封装体内。
封装树脂与芯片的热膨胀系数存在差距，常常会产生内应力。
这些内应力会直接浸染在焊点接合部位。
由内应力引起的疲倦毁坏成为影响封装可靠性的关键成分之一。
薄膜型CSP的焊点疲倦特性优于裸芯片，仿照打算结果与试验结果是同等的。

（5）叠片型CSP，也叫芯片级三维封装，即在原来单芯片封装的根本上，将两块或多块芯片叠层封装在同一封装体内（见图1.8）。

两芯片CSP构造与单芯片CSP构造基本相似，先将两个芯片以电极面朝上办法叠放在聚酰亚胺薄膜载带基板上，使每个芯片电极分别与封装基板通过引线连接，然后通过树脂模注进行封装。
该封装构造的外部引线节距为0.8mm，焊球按照平面阵栅支配。
由于高下两个芯片都采取引线办法实现电气连接，下层芯片的引线与引线之间必须保持适当的空间，以免相互滋扰，上层芯片须要限定引线长度，对搭载芯片的尺寸有分外的哀求，因此可以将尺寸不同的两种芯片进行组合封装，使储存芯片与逻辑芯片相组合，达到相得益彰的目的，封装面积可减少约40%。

图1.8 叠片式CSP内部构造剖面图

三芯片CSP是将3个芯片按上、中、下叠层置入一个封装体中，采取高可靠、低价格的引线连接技能和塑料模注技能，可使芯片厚度减薄至0.15mm，达到或靠近与两芯片CSP相同的封装厚度（小于或即是1.4mm）。
将尺寸不同、功能不同的3种芯片进行叠层，如将掌握用系统芯片、快闪储存器与SRAM芯片组合叠层，构成三芯片CSP，实现系统封装的超小型化；将3个具有相同功能的芯片（如储存芯片）进行叠层封装，可形成大容量多芯片储存器。
三芯片CSP构造更加繁芜，须要办理三大关键技能，包括：①0.15mm薄型硅圆片的研磨及装卸运输技能，从芯片背面研磨到硅圆片切片，在全体制造工序中，哀求装卸运输工具能够办理薄型硅圆片翘曲、波折等引起的问题；②三芯片叠层黏结技能，包括超薄芯片的低应力黏结、芯片黏结区的精准掌握、搭载位置的高精度等，还必须节制能够耐受回流焊高温冲击的高耐热性胶膜黏结技能；③3层芯片的引线连接技能，能够连续自动引线键合，实现超短弧形引线键合、反向引线键合等精确掌握，以及实现多维引线的间隙精确掌握等。

（6）硅圆片级封装（Wafer Level Package，WLP）。
无论是芯片还是封装体，尺寸越小，电气特性越精良，如延迟特性、旗子暗记波形保真性等［22］。
对付单个芯片而言，其价格取决于每块硅圆片上可切割成单个芯片的数量；特色尺寸的微细化，有助于实现芯片的微型化。
但是，对付传统芯片四周布线与外部连接，随着I/O端子数的不断增多，封装面积不断减小，引线连接愈加困难，直至达到了该技能的极限，封装的小型化碰着瓶颈难题。
为此，人们提出了硅圆级封装观点。
传统封装是先将硅圆片切割成单个芯片，然后将其安装到基板、引线框架、载带等载体上，先后完成封装。
与传统封装不同的是，WLP技能以全体硅圆片为一个单位进行整体封装，芯片与封装连接等所有封装工序全部在硅圆片状态下完成，切割芯片则成为全体封装的末了一道工序（见图1.9）。
由于每道工序都是在硅圆片上完成的，与对单个芯片分别进行封装比较，可大幅减少运输、装卡、对位等韶光，可在大范围内进行相同的操作，显著降落生产本钱。

图1.9 硅圆片级封装的工艺过程

WLP采取IC电路制造中的成熟工艺技能，实现了与芯片尺寸相等的真正芯片级封装。
如果芯片尺寸缩小，则封装尺寸可同步缩小；如果同一硅圆片切割的封装体数量增多，即芯片尺寸缩小，则封装价格可随之降落。

Super CSP须要先在硅圆片上形成铜柱（Cu Post），在铜柱顶部形成焊料凸点，然后在硅圆片状态下进行树脂模注，末了完成封装（见图1.10）。
详细系编制作过程为：先在硅圆片表面涂敷光敏聚酰亚胺（Photosensitive Polyimides，PSPI）树脂，经软烘、曝光显影、固化后形成聚酰亚胺绝缘层膜光刻图形，在膜上电镀铜箔，经光刻工艺形成金属布线和焊盘，在焊盘上制作铜柱凸点，用于电气连接；布线电路的铜导体厚度为微米级，由镀铜薄膜（溅射+电镀）曝光、刻蚀而成。
铜柱凸点高度约为100μm，由铜柱与其上黏附的焊料微球组成。
全体硅圆片表面由环氧树脂覆盖，只有铜柱凸点露出。
这种构造无须树脂底添补，可确保可靠性。
对付储存器芯片封装，铜柱凸点节距为0.75～0.80mm；对付系统芯片，铜柱凸点节距为0.4～0.5μm。

图1.10 Super CSP构造

Super CSP制作过程包括再布线和模注成型两个步骤。

① 再布线。
首先，在硅圆片表面涂敷一层PSPI溶液胶膜，经曝光、刻蚀、漂洗后形成PI层膜立体光刻图形。
其次，高温固化，形成厚度约为5μm的PI绝缘层膜（见图1.11）；由溅射镀膜法在PI层膜表面沉积一层厚度为1～2μm的电镀铜种层（Plating Seed Layer）。
末了，由半加成法形成再布线层，即先在电镀铜表面涂敷光刻胶，经软烘、曝光、显影、漂洗后得到金属铜布线图形；在开口部位电镀约为5μm铜层；剥离光刻胶后，贴覆干膜光刻胶，经曝光、光刻、显影、漂洗得到电镀铜柱用图形；通过电镀形成铜柱，高度约为100μm；将光刻胶膜剥离，同时除掉不再须要的溅射铜层。

图1.11 Super CSP的再布线工艺

② 模注成型。
将完成再布线的硅圆片置于模注成型模具中，在硅圆片表面放置模注树脂坯块；加热加压，使树脂熔融并完备覆盖在硅圆片表面上，卸压后得到封装体。
在此工序中，必须在模注树脂与模具压头中间夹一层树脂胶膜，以缓冲、接管硅圆片上由铜柱引起的内应力。
在完成模注工序后，除铜柱表面外，全体硅圆片表面都覆盖了封装树脂；之后，在全体硅圆片的表面范围内制作焊料微球或凸点；末了，按芯片尺寸切割成单个封装体（见图1.12）。

图1.12 Super CSP的模注成型工艺

（7）三维立体封装（Three Dimension Package，TDP），三维立体封装紧张包括芯片叠层（Chip On Chip，COC）［23］、硅圆片叠层（Wafer On Wafer，WOW）、封装叠层（Package On Package，POP）［24］等封装形式。
三维立体封装具有最大的封装密度，有利于高速旗子暗记传输，可实现超大容量储存，并可显著降落本钱。
其制作过程如下。
先在IC电路芯片表面的电极上制作金属凸点，通过倒装焊加热压合使其与基板的焊盘连接，再在芯片与基板的间隙中添补封装树脂。
对芯片背面进行研磨使其减薄至设计厚度。
在基板焊盘上制作共晶焊料微球形成CSP，厚度约为100μm。
然后，将4个CSP高下叠层放进回流焊炉中加热，使微球熔化，形成三维多层立体封装构造，厚度约为0.4mm。
实现三维立体封装的关键技能包括：①硅圆片的研磨减薄技能；②超薄芯片的运输、装载技能；③叠层载体的连接技能；等等。

芯片叠层三维封装是在研磨减薄的芯片表面，将多个芯片进行叠层，即以芯片叠层（COC）形式构成芯片叠层三维封装（见图1.13）。
可采取该封装构造的芯片包括SRAM、快闪储存器等，将两个或多个芯片以电极面朝上的办法叠放在聚酰亚胺薄膜载带基板上，使芯片电极分别与CSP基板通过布线办法实现电气连接，通过模注环氧封装料完成封装。
由于芯片很薄（约为150μm），在黏结、叠层每个芯片时，必须担保芯片及其下面的芯片不受损伤。

图1.13 芯片叠层（COC）三维封装工艺过程

硅圆片叠层三维封装（WOW）是将完成扩散的硅圆片进行叠层、制作通孔、层间互连形成的叠层三维封装（见图1.14），紧张包括两种制作办法。
①将研磨很薄的硅圆片叠层、划片，形成小块叠层封装后，在小块叠层封装的侧面进行布线，实现各层之间的电气连接。
该技能已经成熟，紧张用于储存器芯片封装。
由于芯片之间在侧面引线实现互连，连接线较长，因此电气特性较差。
② 将完成扩散的硅圆片进行研磨减薄，在厚度方向形成直径约为10μm的微细孔，将微细孔电镀铜实现不同层硅圆片的电气互连，通过逐层叠加，逐步形成通孔，终极实现层间立体电气互接。
这种构造的连接线最短，已成为三维封装的紧张形式。

叠层三维封装在多媒体、机器人、生物医疗等领域具有主要的运用代价，将系统IC芯片封装技能、三维封装技能及微机器技能进行有机结合，可形成一个内容丰富的封装技能新领域。

（8）多芯片组件（Multi Chip Modulus，MCM）。
传统的封装形式将单个芯片进行封装后安装在基板上。
这种传统封装形式芯片之间布线连接引起的电气旗子暗记传输延迟与芯片内部的旗子暗记延迟比较，已成为不能忽略的成分，使得电子设备系统的整体性能受到明显影响[25-26]。
将多块芯片同时一起封装后安装在高密度多层封装基板上，涌现了多芯片组件（MCM），其可显著缩短芯片间互连线路的长度，减少电气旗子暗记的传输延迟。
MCM是将多个IC电路以裸芯片状态搭载在封装基板上，经整体封装而构成的多芯片模块。
MCM紧张包括MCM-L（High Density Multilayer Laminated PCB，采取积层印制电路基板的MCM）、MCM-C（Co-fired Ceramic Substrate，采取多层陶瓷基板的MCM）及MCM-D（Deposited Organic Thin Film Substrate，采取由沉积铜层与聚酰亚胺薄膜层构成多层布线基板的MCM）。
MCM-L是多个裸芯片在印制电路板上通过COB（Chip on Board）实装构成的；MCM-C是多个裸芯片通过倒装焊或引线键合法搭载在共烧陶瓷多层布线基板上构成的；MCM-D是在硅圆片上形成多层（6～8层）互连Cu/聚酰亚胺薄膜布线，搭载多个（16个）裸芯片，采取倒装焊办法构成的。
MCM-D采取薄膜布线工艺方法，布线宽度可窄至10μm，通过绝缘薄膜的交替积层，可显著提高封装密度。

图1.14 硅圆片叠层三维封装的硅圆片间互连技能

MCM的核心技能是基板技能（见表1.1）。
MCM-L采取叠层构造的PCB作为封装基板，I/O数常日少于100个/in2（1in=25.4mm），适宜事情频率低于50MHz的电气设备；MCM-C利用厚膜技能制作共烧陶瓷互连基板，事情频率在30～50MHz的范围内；MCM-D通过沉积金属薄膜形成多层互连基板，采取与IC芯片上器件相似的工艺，布线密度最高，I/O数大于2000/in2，紧张用于高频（大于50MHz）领域。
为了提高高速旗子暗记传输质量，将电源线、GND线等都支配在高密度互连基板的内部，基板布线采取金属铜镀层和聚酰亚胺绝缘层进行多层布线，形成了高密度封装基板技能。

表1.1 MCM基板性能比较

续表

MCM-L采取多层互连高密度PCB基板，制造本钱最低，但塑封后无法修复。
因此，采取质量有担保的芯片（KGD）、对塑封前芯片性能进行全面测试成为封装可靠性的保障，但这明显会提高制造本钱。
一样平常来讲，MCM-L的基板材料比较便宜，制造工艺比较大略，具有较高的性价比。

MCM-C采取散热性较高的陶瓷基板，制造本钱高，比MCM-L具有更高的可靠性，紧张用于航天、航空、军事装备、超级打算机、精密医疗电子设备等。
MCM-C采取多层布线工艺，布线层数高达75层以上。
这是其他MCM无法比拟的。
随着陶瓷共烧技能的不断进步，MCM-C的制造本钱也在不断低落，已经靠近MCM-L，正在逐渐进入民用领域。

MCM-D在聚酰亚胺薄膜上，采取与芯片制造相似的布线工艺，本钱最高。
但是MCM-D的性能上风仍旧吸引着浩瀚公司参与该领域的竞争，目前MCM-D已霸占全体MCM市场份额的40%以上。
MCM-D采取类似IC电路的制造工艺，利用光刻技能制作多层互连基板，由于布线密度高、布线风雅、间距小，紧张运用于高频、高速IC电路，紧张关键技能包括：①封装系统设计技能；②专用芯片制造技能；③高密度封装技能，如衬底材料、多层布线基板制作、多芯片组装等；④测试、老化和返修技能等。
一个完全的MCM-D设计方案包括系统功能设计，版图布局与布线设计，版图电学、热学剖析，可靠性剖析，基板工艺设计及组装设计等。

MCM-D制造过程包括封装基板制作、多芯片组装、成品老化测试等步骤。
封装基板制作采取多层布线工艺，即薄膜工艺，在硅圆片上以铜或铝为布线材料，以聚酰亚胺薄膜作为层间介质绝缘层，与IC芯片制作完备相同。
采取聚酰亚胺介质绝缘层能够办理多层布线过程中的平坦化问题，有效掌握布线阻抗。
MCM-D基板布线电路密度高、层间互连繁芜。
为了减少高频传输旗子暗记延迟，必须降落金属铜布线电路的方块电阻，通过增加布线层厚度、提高线宽、选用更小电阻率的导体铜材料、降落导体铜表面的粗糙度，可有效降落旗子暗记延迟征象。

与单芯片IC封装不同，MCM-D采取外壳封装形式，常日须要两次装片、两次键合，即在封装基板上进行多芯片组装后，再对基板进行组装。
封装基板上的芯片键合采取低弧度键合和倒装焊工艺，也可以采取TAB办法，须要专用的聚酰亚胺薄膜载带和专门的焊接设备，本钱很高。
MCM-D可采取气密性封装，也可采取非气密性封装。
非气密性封装紧张是塑料封装，价格低廉，易于批量生产；气密性封装紧张是陶瓷封装或金属封装，紧张运用于利用环境恶劣、具有较高功耗的电子设备系统。

与单芯片封装比较，MCM-D具有最短的IC芯片间的互连布线长度，用于封装频率超过100MHz的超高速芯片具有明显的性能优胜性，紧张运用于军事、航天、航空及大型超级打算机等高新技能领域。
随着电子封装技能的快速发展及本钱的不断降落，近年来MCM-D已经广泛运用于汽车、通信、高精尖工业设备、医疗仪器等领域，包括：①军事、航天领域，如武器掌握系统、导弹导航系统、卫星掌握系统、起爆掌握系统、超高温掌握系统、高频雷达等；②通信领域，如电话、传真、通信设备及同步光纤网络等；③信息领域，如超级打算机、个人打算机、IC存储卡等；④仪器设备领域，如点火掌握、温度掌握、示波器、电子显微镜等；⑤消费电子产品领域，如手机、条记本电脑、摄影机、摄像机、高清晰度电视、高等音响等。

随着封装技能的不断发展，封装形式和构造越来越多，所涉及的封装工艺和封装材料也越来越多，对材料性能的哀求也越来越高［27-30］。
图1.15是一种范例的BGA封装构造。
高密度集成电路封装（电子封装）必须占领四大关键技能，包括基板技能、薄厚膜技能、微互连技能和封装技能。
随着高密度电子封装技能水平的不断提高，电子封装的许多功能，包括电气连接、芯片保护、应力接管缓冲、散热防潮、尺寸过渡等，都必须部分或全部由封装基板来供应，因此基板技能成为前辈封装的核心技能。

按照电气绝缘和机器支撑材料的不同，封装基板紧张分为无机基板、有机基板两大类[28]。
个中，无机基板以Al2O3、AIN、SiC、BeO等陶瓷为基材，紧张采取高温（1650℃）共烧陶瓷（High Temperature Cofired Ceramics，HTCC）和低温（900℃）共烧陶瓷（Lower Temperature Cofired Ceramics，LTCC）两种办法实现高密度多层布线，具有热导率高、热膨胀系数低、波折强度高档特点，广泛运用于HIC和MCM等大功率器件，如超级打算机的高密度多层基板、航天打算机的MCM基板等；有机基板以有机树脂与玻璃布复合股料或有机薄膜为基材，采取积层多层布线和多层压合办法实现高密度多层布线，具有质量轻、价格低、易实现多层化、易自动化生产等特点，目前已经实现了普遍利用[31]。
多层基板层间绝缘层的形成方法紧张有4种：感光树脂/光刻成孔法；热固性树脂/激光成孔法；附树脂铜箔/激光成孔法；无芯板全层导通孔法。

图1.15 一种范例BGA封装构造

高密度电子封装须要多种无机封装材料和有机封装材料。
个中，无机封装材料包括金属材料（如金丝、导体铜箔、焊料等）、陶瓷材料（如陶瓷基板等）；有机封装材料的利用量最大、运用面最广，紧张包括：①基板材料，用于搭载各种IC芯片，如硬质封装基板、挠性封装基板等；②层间互连光敏性树脂材料，紧张用于IC芯片表面上的多层互连布线、凸点制作、芯片黏结等，如光敏聚酰亚胺树脂、光敏苯并环丁烯树脂、高耐热胶膜、光刻胶及高纯化学试剂等；③封装材料，紧张用于保护搭载在基板上或固定在引线框架上的IC芯片，如环氧塑封料、环氧底填料、芯片黏结胶膜、导热黏结材料等［32］。

本书将系统先容上述3类有机封装材料，紧张包括：①封装基板材料，如刚性高密度封装基板材料和挠性高密度封装基板材料；②层间互连光敏性树脂材料，如光敏聚酰亚胺树脂、光敏聚苯并咪唑树脂、光敏苯并环丁烯树脂、光刻胶及高纯化学试剂；③封装材料，如环氧塑封料、环氧底填料、导电黏结材料、导热黏结材料、芯片黏结胶膜等。

对付无机封装材料，读者可参看其他干系书本。

［1］贾松良.微电子封装的现状及发展.电子产品天下，2000（6）：38-39.

［2］田民波，梁彤翔，何卫.电子封装技能和封装材料.半导体情报，1995，32（4）：42-61.

［3］田民波.电子封装工程.北京：清华大学出版社，2003.

［4］Tummala R R. Fundamentals of Microsystems Packaging. New York: McGraw-Hill, 2001.

［5］Pangracious V, Marrakchi Z, Mehrez H. Three-dimensional integration: A more than Moore technology, three-dimensional design methodologies for tree-based FPGA architecture. New York: Springer, 2015.

［6］董志义.高密度封装技能现状及发展趋势.电子工业专用设备，2000，29（2）：10-9.

［7］王毅.高密度高性能电子封装技能的新发展.电子工业专用设备，1998，27（3）：31-45.

［8］高尚通，赵正平.电子封装在中国的发展趋势.天下电子元器件，1999（6）：32-35.

［9］王德贵.跨世纪的电路组装技能.天下电子元器件，1998（1）：66-72.

［10］张如明.SMT技能向多芯片组件发展.天下电子元器件，1998（1）：73-75.

［11］况延喷鼻香，马莒生.迈向新世纪的微电子封装技能.电子工艺技能，2000，21（1）：1-6.

［12］朱颂春，况延喷鼻香.新型微电子封装技能.电子工艺技能，1998，19（2）：47-53.

［13］田民波.超级打算机工程中的基板技能.半导体情报，1994，31（6）：34-39.

［14］Kettner P, Kim B, Pargfrieder S, et al. New technologies for advanced high density 3D packaging by using TSV process.2008 International Conference on Electronic Packaging Technology & High Density Packaging, 2008, 1 & 2: 43-45.

［15］Houston P, Li Z, Baldwin D F, et al. A 3D-WLCSP package technology: Processing and reliability characterization. 58th Electronic Components & Technology Conference, Proceedings, 2008: 936-943.

［16］Miettinen J, Mantysalo M, Kaija K, et al. System design issues for 3D system-in-package (SiP) . Proceedings of 54th Electronic Components & Technology Conference, 2004, 1 & 2: 610-615.

［17］Liu J J, Berg H, Wen Y T, ea al. Plastic Ball Grid Array (PBGA) . Overview, MCP, 1995, 40 (4): 236-244.

［18］张涛，李莉.面积阵列封装-BGA和Flip-Chip.电子工艺技能，1999，20（1）：6-11.

［19］周德俭，吴兆华.芯片尺寸封装（CSP）技能.电子工艺技能，1997，18（3）：104-107.

［20］祝大同.CSP技能的兴起和发展.天下电子元器件，1998（10）：66-68.

［21］Quinones H, Babiarz A. Flip chip, CSP and WLP technologies: A reliability perspective, informacije midem. Journal of Microelectronics Electronic Components and Materials, 2002, 32 (4): 247-251.

［22］Koh W H. Advanced area array packaging-from CSP to WLP. Fifth International Conference on Electronic Packaging Technology, Proceedings, 2003: 121-125.

［23］Ganasan J R. Chip on chip (COC) and chip on board (COB) assembly on flex rigid printed circuit assemblies. IEEE Transactions on Electronics Packaging Manufacturing, 2000, 23 (1): 28-31.

［24］Dreiza M, Yoshida A, Ishibashi K, et al. High density PoP (Package-on-Package) and package stacking development. 57th Electronic Components & Technology Conference, Proceedings, 2007: 1397-1402.

［25］Eric Beyne, Rita Van Hoof, Tomas Webers, et al. High density interconnect substrates using multilayer thin film technology on laminate substrates (MCM-SL/D) . Mil, 2001, 18 (3): 36-42.

［26］杨邦朝，张经国.多芯片组件（MCM）技能及其运用.成都：电子科技大学出版社，2001.

［27］Lu D, Wong C P. Materials for advanced packaging. 1st Ed. Berlin: Springer, 2009.

［28］Lu D, Wong C P. Materials for advanced packaging. 2nd Ed. Switzerland: Springer, 2017.

［29］田民波，林金堵，祝大同.高密度封装基板.北京：清华大学出版社，2003.

［30］Pun K, Cui C Q, Chung T F. Ultra-Fine Via Pitch on Flexible Substrate for High Density Interconnect (HDI) . Proceedings of International Conference on Electronic Packaging Technology & High Density Packaging, 2008, 1 & 2: 134-139.

［31］Rimskog M, Bauer T. High Density Through Silicon Via (TSV) . DTIP of MEMS & MOEMS 2008, 4: 9-11.

［32］孙忠贤.电子化学品.北京：化学工业出版社，2001.