来源：内容编译自imec，感激。
专注不雅观察环球半导体最新资讯、技能前沿、发展趋势。欢迎订阅摩尔精英旗下"大众年夜众号：摩尔精英MooreElite、半导体芯闻、摩尔芯球。\"大众 data-from=\公众0\"大众>
近期有数家晶圆厂宣告，其3纳米或2纳米逻辑芯片的量产技能将转移阵地，从主流的鳍式场效晶体管（FinFET）制程，改以纳米片（nanosheet）的晶体管架构制造。imec将于本文回顾纳米片晶体管的早期发展进程，并展望其新世代架构，包含叉型片（forksheet）与互补式场效晶体管（CFET）。芯片家当从未为了量产而急于采取全新的晶体管架构，由于这会带来错综繁芜的新局势和投资本钱。但在近期，象是三星、Intel、台积电和IBM等公司的公开声明都在在显示，我们正面临制程技能的关键迁移转变。自2022年或2023年起，这些半导体大厂都将从长期采取的鳍式场效晶体管（FinFET）制程中逐渐转移，在3纳米或2纳米逻辑芯片的生产方案中，导入纳米片（nanosheet）形式的晶体管架构。本文将阐明驱动这次历史性迁移转变的紧张成分，也会先容不同世代的纳米片架构，包含纳米片、叉型片（forksheet）和互补式场效晶体管（CFET），同时针对这系列架构在CMOS微缩进程中的个别竞争上风进行评比，并磋商关键的制程步骤。为了进一步微缩CMOS逻辑元件，半导体家当投入了大量心力，持续缩减逻辑标准单元的尺寸。降落标准单元的高度是一种作法。该数值被定义为每标准单元的导线数（或轨道数）与金属层间距的乘积。图一 : 逻辑标准单元布局的示意图：打仗式多晶硅闸极间距（contacted poly pitch；CPP）、鳍片间距（fin pitch；FP）、金属层间距（metal pitch；MP），以及标准单元高度（cell height）。透过减少轨道数，就能缩短标准单元的高度。就FinFET架构来说，新一代的设计是透过减少鳍片数量来实现微缩，从三鳍减至双鳍，分别构成7.5轨和6轨的标准单元。以6轨的设计为例，指的是每个标准单元高度可容纳6条金属导线。不过如果在减少鳍片数量的同时，坚持其尺寸不变，就会降落驱动电流并增加变异性。因此，为了补偿这些性能丢失，鳍片的构形会被拉长，终极可以实现单鳍5轨的设计。图二 : 为了进一步微缩标准单元，FinFET架构必须减少鳍片数量，新一代设计的鳍片构形会更长、更薄且更紧密，驱动电流会随之降落，变异性也会增加。然而，要想进一步改良单鳍5轨FinFET元件的驱动电流，实在极有难度，这时就轮到纳米片架构登场。透过垂直堆栈多个单鳍标准单元的纳米片导电通道，就能形成一条更广的有效通道宽度。如此一来，纳米片可以在相同尺寸下，供应比鳍片还要高的驱动电流，而这正是持续微缩CMOS元件的关键上风。此外，纳米片架构也供应了调度通道宽度的弹性，在设计上更自由。也便是说，设计职员可以选择不去调高驱动电流，而是进一步降落元件尺寸与电容：采取较窄的通道设计，常日可以降落层片之间的寄生电容。纳米片赛过FinFET的另一个显著特点，便是采取「环抱闸极（gate-all-around；GAA）」构造。在此构造下，导电通道完备被包围在高介电系数材料或金属闸极之中，因此，闸极在缩短通道的情形下，仍能展现更佳的通道掌握能力。犹如过去从平面MOSFET转移至FinFET的过渡期间，目前从FinFET转移到纳米片构造时，也要面对全新的制程整合寻衅。幸运的是，纳米片可以视为FinFET的自然演化，以是很多为了优化与开拓FinFET制程的模块，都能沿用至纳米片制程。这也匆匆使业界更随意马虎接管这套新架构。只管如此，imec指出，FinFET与纳米片制程仍有四大关键差异，须要特殊研发创新技能。首先，为了建构通道的轮廓，纳米片构造会利用硅（Si）与硅锗（SiGe）进行多层的磊晶发展。由于利用了不同的发展材料，还产生了相应的晶隔不匹配问题，致使传统的CMOS制程不再适用。在采取多层架构的堆栈中，硅锗是捐躯层，在撤除替代金属闸极（replacement metal gate；RMG）并释出通道的步骤中会被移除。接着，全体堆栈会进行图形化，制成博识宽比的鳍片，因此如何确保纳米片的构形便是个寻衅。imec在2017年国际电子元件会议（IEDM）上就提出了一套关键的优化方案，采取低热预算的浅沟槽隔离（shallow trench isolation）制程来导入一层衬垫层（liner），结果可以有效抑制氧化诱发的鳍片变形征象。这也强化了对纳米片的材形掌握，进而提升元件性能，包含DC与AC效能，前者指的是增加驱动电流，后者则是在相同功率下加快开关速率。采取新型纳米片制程的首个运用案例是环形振荡电路，其AC效能的升级成功反应在更短的闸极延迟上。纳米片构造与FinFET的第二个差别，是须要导入一层内衬层，也便是透过增加一层介电层来隔离闸极与源／汲极，进而降落电容。在这个制程步骤中，硅锗层的外部会在进行横向蚀刻后形成凹陷，随后，这些小孔洞会以介电材料添补。而整合内衬层便是纳米片制程中最繁芜的步骤，对蚀刻技能哀求严格，须要高选择比与准确的侧向掌握。这项寻衅受到各地研究团队的关注，包含imec在内都在动手办理。第三个差异在于纳米片制程包含了释出通道的步骤，纳米片在这之后会相互分离。方法是利用蚀刻移除硅锗层，过程中须要高度选择性，才能把少量的锗留在纳米片之间，并降落硅材的表面粗糙度。此外，为了避免这些微型化纳米片相吸附着，还必须掌握静摩擦力。imec对不同的蚀刻方法进行了根本研究，包含干式与湿式制程，目前成果已能大力帮忙办理上述问题。末了一点是替代金属闸极的整合，包含在纳米片周围与彼此间的间隙内沉积金属，并进行图形化。imec在2018年指出，为了缩短纳米片之间的垂直间距，导入具备功函数调变范围的金属材料至关主要。imec团队也展示干系成果，把纳米片的垂直间距从13nm缩短为7nm，结果AC效能提升了10%，可见微缩替代金属闸极的主要性。图三 : 针对垂直堆栈的环抱闸极纳米片进行优化：（左）材行掌握，（右）垂直间隙缩减。要提升纳米片的DC效能，最快速有效的方法是增加通道的有效宽度。然而，在一样平常的纳米片架构下，实现这点并不随意马虎。紧张问题是，n型与p型MOSFET之间必须保留大范围的间隙，因此，当标准单元的高度经由微缩，容纳更宽的有效通道就会越来越难，而且n-p间隙在金属图形化时还会变小。叉型片能够办理n-p间隙的问题。该架构由imec提出，首次亮相是在其2017年国际电子元件会议（IEDM）揭橥的SRAM微缩研究，在2019年会议揭橥的研究中则作为逻辑标准单元的微缩办理方案。叉型片制程实现了缩短n-p间隙的目标，在闸极图形化前，先在n型与p型元件之间导入一层介电墙，图形化的硬光罩就能在该介电墙上进行，相较之下，纳米片制程则将其置于闸极通道底部。导入介电墙能大幅紧缩n型与p型元件之间的间隔，通道的有效宽度随之增加，同时提升驱动电流，也便是DC效能。此外，n-p间距微缩除了可以达成通道有效宽度的最大化，还能选择用来减少标准单元的轨道数，从5轨降至4轨。这就须要开拓后段与中段制程的创新技能，采取全新的微缩加速器，例如埋入式电源轨（buried power rail）与自对准闸极接点（self-aligned gate contact）。根据仿照结果，叉型片的AC效能还有可能赛过纳米片，增加10%。对此，imec团队也提出阐明，由于闸极与汲极之间的重叠区域缩小，米勒电容或寄生电容也会降落，进而提升元件的开关速率，这也可能有助于制造出更高效节能的元件。从制程的不雅观点来看，叉型片源自于纳米片，是进阶的改良版本，紧张差异包含导入介电墙、改良内衬层与源／汲极的磊晶发展、进一步微缩替代金属闸极。imec在2021年国际超大型集成电路技能研讨会（VLSI）首度展示了以300mm纳米片制程整合的场效型元件，并公开其电气数据。个中，该元件在仅仅17nm的n-p间距内，成功整合了双功函数的金属闸极，显现采取叉型片架构的最大上风。不过叉型片架构还有静电力的问题。纳米片最受关注的特点，便是其四面环抱的闸极架构，藉此可以大幅提升对通道的静电掌握能力，但叉型片却似退了一步，改成三面闸极架构。只管如此，imec在上述实验中将纳米片与叉型片共同整合在同片晶圆上，结果创造，叉型片在闸极长度为20nm的情形下，展现了可与纳米片媲美的短通道掌握能力（SS SAT＝66-68mV）。图四 : 整合于同片晶圆的纳米片与叉型片之穿透式电子显微镜（TEM）影像。个中，叉型片的n-p间距只有17nm，并成功整合了双功函数的金属闸极。若要实现有效通道宽度的最大化，互补式场效晶体管（Complementary FET；CFET）是个可行的架构，以垂直堆栈n型与p型元件。也便是说，n-p间距转成垂直方向，以是不需考量标准单元的高度限定。而垂直堆栈元件后释出的新空间除了可以进一步延伸通道宽度，还能用来缩减轨道数至4轨以下。仿照结果显示，CFET架构能助益未来的逻辑元件或SRAM持续微缩。其通道的构形可以是n型或p型的鳍片，或是n型或p型的纳米片。终极，CFET架构会是纳米片系列中最完善的架构，成为CMOS元件的最佳选择。图五 : CMOS元件架构的演化流程，先后依序为FinFET、纳米片、叉型片与CFET。CFET架构由于必须垂直堆栈nMOS与pMOS，制程会更繁芜。现有两种垂直整合方案，分为单片式（monolithic）与序列式（sequential），各有利害。对此，imec开拓了干系的制程模块与整合方案，并量化这些制程在功耗、性能和尺寸方面的各自表现，并评估其技能难度。图六 : 采取单片式制程的CFET元件之穿透式电子显微镜（TEM）影像：（左）元件顶部（右）元件底部。单片式CFET：本钱低，但垂直整合制程繁芜
制造单片式CFET的第一步，便是底部通道的磊晶发展，再来是沉积中间的捐躯层，末了长成顶部通道。如果要采取纳米片架构，从底部到顶部通道的制造可以选用硅材鳍片，或者硅或硅锗的多层堆栈。不论选择上述何种配置，元件在垂直堆栈后就会形成超博识宽比的架构，因此在进行后续图形化的多道步骤时，包含鳍片、闸极、内衬层与源／汲极接点，都将面临严厉磨练。举例来说，整合替代金属闸极的步骤尤其繁复，由于n型与p型元件须要用到具备不同功函数的金属材料。在2020年国际超大型集成电路技能研讨会（VLSI）上，imec利用优化的制程模块，首度展示采取单片式CFET架构的整合元件。
序列式CFET：通道可稠浊材料，但晶圆转移难度高
序列式CFET制程包含多个模块。首先会先从底部向上制造元件，直至接点，接着是利用介电材料的晶圆接合技能（dielectric-to-dielectric wafer bonding），覆盖一层未经图形化的半导体层，最后进行顶部元件的整合，并连接高下闸极。全体过程在中段与后段制程完成。就整合难度而言，序列式比单片式还要随意马虎，由于其底部与顶部元件能沿用传统的「平面构造」分别制造。序列式制程还有一大上风，便是供应n型与p型元件整合不同通道材料的弹性，进而提升元件性能。例如，nMOS采取硅材，pMOS采取硅锗或锗，乃至是导入二硫化钨（WS2）等二维材料。然而，这些全新制程也带来了一些特定寻衅，须要各自开拓。第一个寻衅与晶圆之间的接合有关，也便是介电材料氧化层的厚度。如果设计得太厚，AC效能就会低落，这也与imec在2020年国际超大型集成电路技能研讨会（VLSI）上的展示成果符合。相反地，氧化层若是太薄，就可能会造成接合毛病，产生更多的孔洞。imec权衡两种作法，已经针对薄型氧化层开拓了一套零孔洞的接合制程。第二个问题是采取晶圆转移制程时必须考量的热预算限定。顶部元件制程的温度必须降到500℃旁边，避免损及底部元件。然而，某些制程步骤由于考量到闸极堆栈的可靠性以及活化掺杂物所需，温度必须达到900℃。imec近期提出了一些办理方案来知足两者需求。首先，imec团队开拓了两套新方法，能在低温环境下确保闸极堆栈的可靠度。一方面，利用低温氢电浆制程，把位于硅氧化物介电质层的毛病钝化，另一方面，在硅通道与二氧化铪闸极之间导入界面偶极，以抵销介电材料毛病状态与电子导带之间的能量差距。此外，imec也研发了一套创新的磊晶发展制程，能在低温状态下高度活化nMOS与pMOS元件的掺杂物。不论是单片式或序列式CFET，imec将会持续研究优化的整合模块与制程，供应业界最佳的办理方案。本文列举了纳米片系列架构的竞争上风与技能寻衅，以期延续CMOS逻辑元件的微缩进程。每个新世代架构，包含纳米片、叉型片与CFET，皆各有千秋，有的透过优化通道的有效宽度来提升性能，有的进一步微缩标准单元的高度，有的两者皆然。就制程发展来看，从FinFET转移到纳米片架构是渐进演化的结果，但不同的纳米片架构必须面对不同的整合寻衅，imec也会持续探索并评估办理方案。与30万半导体精英一起，订阅您的私家芯闻秘书！
欢迎订阅摩尔精英旗下更多"大众年夜众号：摩尔精英、半导体行业不雅观察、摩尔App\"大众 data-from=\公众0\公众>免责声明：本文由作者原创。文章内容系作者个人不雅观点，半导体行业不雅观察转载仅为了传达一种不同的不雅观点，不代表半导体行业不雅观察对该不雅观点赞许或支持，如果有任何异议，欢迎联系半导体行业不雅观察。
本日是《半导体行业不雅观察》为您分享的第3018内容，欢迎关注。
晶圆｜集成电路｜设备｜汽车芯片｜存储｜台积电｜AI｜封装
