1 系统设计
旗子暗记处理单元是弹载SAR旗子暗记处理系统的核心单元。系统采取 FPGA+DSP的旗子暗记处理硬件构造，FPGA和DSP分别完成回波数据的预处理和成像算法的实现，所设计的旗子暗记处理系统整体构造如图1所示，系统由旗子暗记处理主板和数据采集子板构成。旗子暗记处理主板紧张实现回波数据的预处理、成像算法处理和数据传输接口的扩展，数据采集子板紧张完成数据采集和数据输出任务。系统通过AD对线性调频收发机输出的差频旗子暗记以100 MS/s的采样率进行采样，将采样后的差频旗子暗记传送给FPGA进行旗子暗记预处理，FPGA紧张完成对差频旗子暗记的数字低通滤波，滤除差频旗子暗记不规则区的高频分量，并对低通滤波后的旗子暗记进行数字正交变换，得到正交的I、Q两路旗子暗记。DSP吸收到FPGA预处理后的差频旗子暗记，对其进行SAR旗子暗记处理，紧张完成对SAR旗子暗记的剩余相位项补偿、间隔徙动校正、间隔向匹配滤波和方位向匹配滤波。
1.1 A/D转换电路
A/D转换电路是旗子暗记处理系统的主要组成部分，本文所设计的系统可以同时吸收两路中频仿照旗子暗记。系统选用AD6645模数转换芯片，AD6645是一款高速、高性能、14 bit单芯片模数转换器，芯片上集成了采样保持器和基准电压源，其最大采样速率可达到105 Mb/s。由于旗子暗记会通过衰减和增益级进行处理，AD6645的差分输入不仅改进了片内性能，而且使前端旗子暗记输入电路具有高共模抑制性能，能够极大抑制接地和电源噪声等杂声旗子暗记。AD6645的差分输入阻抗为1 ，仿照输入功率仅哀求为-2 dBm，从而简化了驱动放大器的设计。因此，数据采集子板采取ADT4-1WT射频变压器来驱动AD6645的差分仿照输入，并在变压器副边上利用串联电阻 ，将变压器与A/D隔离开来，以限定从A/D流回到变压器次级的动态电流量，通过射频变压器作为驱动输入不仅不消耗功率，而且所产生的噪声可以忽略不计，A/D转换电路如图2所示。
1.2 FPGA模块设计
FPGA模块设计的电路如图3所示，系统采取Xilinx公司Virtex II Pro系列的XC2VP30作为数据的预处理。XC2VP30集成了2个32位的PowerPC405处理器硬核、8个I/O Bank、8个DCM、30 186个Logic Cells、136个18×18 bit乘法器模块、13 696个Slice和136个18 KB的Block RAM。系统采取50 MHz外部晶振作为全体系统的时钟源，利用XC2VP30内部的时钟管理器DCM，分别为AD6645、异步FIFO和DSP供应时钟源。DCM输出的CLKFX的80 MHz时钟旗子暗记分为两路，一起通过射频变压器ADT4-1WT互换耦合到和引脚，作为AD6645采样时钟旗子暗记，担保14位AD输出的精度和低相位噪声。另一起直接送入WR_CLK引脚，作为异步FIFO的写周期。DCM输出的50 MHz的CLK0时钟旗子暗记，通过DSP的内部PLL的12倍频为DSP供应600 MHz时钟[6-8]。
1.3 DSP与FPGA接口电路设计
系统采取TI公司32位TMS320C6416作为旗子暗记处理主板的核心处理器，其紧张任务是实现SAR成像算法。为了实现DSP与FPGA数据高速无误的传输，系统通过FPGA实现异步FIFO把从A/D写入到FPGA的数据准确无误地传送到DSP的EMIF接口[9]。图4所示为TMS320C6416与FPGA的接口连接图，DSP通过EMIF接口与FPGA实现的异步FIFO进行通信，通过设置EMIF掌握的存储器为SRAM类型，将FPGA作为DSP的外部SRAM。EMIF为TMS320C6416的外部存储器接口，由EMIFA和EMIFB两个端口组成。系统选取FIFO的宽度为32 bit，深度为192 000，高16位存正交I路旗子暗记，低16位存正交Q路旗子暗记，采取异步办法传输数据。为设计FIFO的读写使能旗子暗记。图5所示为DSP读异步FIFO的时序图。当FIFO缓存达到半满时，HALF_FULL上升沿触发DSP外部中断EXP-INT5，DSP启动DMA以PDT传输模式读取FIFO数据，通过PDT操作，可以实现SDRAM与FIFO之间直接传输数据，而不须要实行2次EMIF操作，提高了数据传输的效率。
2 成像算法实现
原始回波数据按PRF依次以间隔线的形式顺序存入DSP的存储器中，形成一个Na×Nr的数据矩阵，成像算法对数据的处理可分别在间隔向和方位向进行。回波数据经由FPGA预处理后，算法处理的第一步由于须要对线性间隔走动进行补偿，并对方位向子孔径内的数据进行FFT处理，因此须要首先对输入间隔向的数据进行转置存储。同时，由于DSP在成像处理之后按间隔线办法将成像结果保存到SDRAM，实现图像显示，因此方位向处理之后还须要增加一次对输出结果的转置存储，这样全体处理过程中共须要四次转置存储处理。在算法处理流程中，须要进行多次的相位因子复乘操作，考虑到系统的实时性，最大限度进行同类运算合并，对间隔向处理和方位向处理的补偿因子，可以采取查表的办法得到相应的结果，从而减少成像处理的运算量，提高打算效率[10]。算法中采取子孔径处理实际上是将方位向数据分成二维的数据阵列进行处理操作，实际操作中，DSP可以通过DMA对存储区中数据块进行二维操作，这样可以减小数据重组所花费的韶光，提高程序的实行效率。SAR成像系统是范例的数据流处理系统，处理过程中不须要数据的反馈，弹载SAR聚束成像算法实现流程如图6所示。
3 实验与剖析
系统利用设计的旗子暗记处理系统进行外场干系数据测试，测试平台如图7所示，平台由线性调频收发前端、旗子暗记处理系统、运动轨道和测试目标四部分组成。收发前端安装在轨道小车上，收发前端可以发射线性调频连续波旗子暗记，调制周期在1~10 μs范围内可调，回波旗子暗记可调衰减在0~40 dB范围内可调。小车可沿轨道以0~10 m/min速率匀速直线运动，通过收发前端沿轨道匀速直线运动仿照弹载SAR平台。
在外场实验测试中，通过发射旗子暗记的同步脉冲旗子暗记对回波旗子暗记进行间断采样并存储，如图8所示，图8(a)为发射旗子暗记与回波旗子暗记的时频关系曲线，图8(b)为发射旗子暗记的同步脉冲旗子暗记。系统开始测试时，选取任一同步脉冲作为方位向起始韶光，存储此后一个脉冲宽度T的回波旗子暗记；然后利用同步脉冲记录已发射旗子暗记的个数，结合系统设置的方位向采样频率，确定下一个须要保存的回波旗子暗记起始韶光，再存储下一个脉冲宽度的回波旗子暗记；重复上述操作，直到采样结束。如图8(b)所示，灰色标记的同步脉冲为旗子暗记采样时候，代表方位向采样点，预设的方位向采样频率为fas，由图可知，fas=1/Tr，则相邻两个方位向采样点之间的脉冲个数N=1/Tfas。
为了获取斜视聚束SAR实测数据，测试过程中，以三角锥反射器作为场景中央目标，其间隔轨道垂直间隔为50 m，SAR平台天线与轨道垂直方向夹角为30°，仿照实验测试平台参数如表1所示。
测试平台采集的回波旗子暗记如图9(a)所示，经低通滤波后的差频旗子暗记进行正交变换，然后送至DSP进行二维组合，末了在DSP中对处理后的旗子暗记分别进行间隔向和方位向聚焦处理，成像结果如图9(b)所示。由图可知，撤除系统固有延迟造成的间隔向偏差，目标成像位置与场景设计的基本同等。
由于实验室条件限定，仿照实验平台测试仅能取一样平常斜视成像场景下目标的回波旗子暗记，未能获取实测的具有俯冲运动弹载SAR回波数据，但从事理上验证了本体裁系设计方法的可行性和精确性。
4 结论
本文设计了基于FPGA+DSP的弹载SAR成像旗子暗记处理系统，通过采取协同处理的硬件构造，一方面办理并行性和速率的问题，另一方面提高了DSP数据处理的能力。实验验证了旗子暗记处理系统设计的可行性，既知足系统实时性哀求高、数据量大的哀求，又办理了繁芜算法的实时实现问题。
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作者信息:
陈 勇1，2
(1.淮阴师范学院 物理与电子电气工程学院，江苏 淮安223300；
2.南京理工大学 电子工程与光电技能学院，江苏 南京210094)
