（华北打算机系统工程研究所，北京100083）
IRIG-B韶光码(B码)因其性能优胜，实现和利用方法大略易行，被广泛运用于靶场韶光信息通报和各系统的韶光同步，成为时统设备首选的标准码型。但随着大规模集成电路和可编程技能的发展，以及靶场对时统设备的稳定性、精准性和集成度哀求越来越高，原有的IRIG-B码时统设备已不能知足哀求。为理解决这些问题，提出了一种基于FPGA的VPX韶光统一系统设计方案。该方案具有可靠性高、集成度高、操作大略、功能拓展性强、体积小等优点, 并具有更广泛的实际运用代价。
时统系统；FPGA；IRIG-B码
中图分类号：TN911
文献标识码：A
DOI：10.16157/j.issn.0258-7998.172617
中文引用格式：王振，李建宏，张大松，等. 基于FPGA的VPX韶光统一系统设计[J].电子技能运用，2018，44(1)：65-67，71.
英文引用格式：Wang Zhen，Li Jianhong，Zhang Dasong，et al. VPX time unified system design based on FPGA[J]. Application of Electronic Technique，2018，44(1)：65-67，71.
0 弁言
韶光作为物理学的基本量纲之一，是系统运行的主要参考指标，而IRIG-B码作为国际标准韶光码，其性能优胜，实现和利用方法大略易行，十分适宜运用于高精度韶光传输系统中。
FGPA具有编程方便、集成度高、速率快等特性，可反复编程、擦除及利用，在不改动硬件设计的情形下，可实现不同的功能需求。采取FPGA实现授时、分频，产生韶光旗子暗记和各种同步旗子暗记，可以使时统接口模块集成度更高，可掩护性更强。
本文结合实际时统项目提出了一种基于FPGA的高速韶光统一系统设计方案，它以Altera[1]公司Cyclone系列FPGA[2-3]芯片为核心，采取事理图和Verilog措辞编程[4]实现。通过吸收GPS、北斗、B码等外部基准，并选择个中一起产生与其同步的IRIG-B码旗子暗记和各脉冲旗子暗记，供其他分系统利用。
1 系统总体设计
时统系统硬件包括时统卡(安装于做事器)和IRIG-B码终端[6]。图1为时统系统设备组成图。
IRIG-B 码终端可以实现GPS卫星系统与北斗卫星系统的双系统韶光旗子暗记冗余吸收以及外来B码旗子暗记的直接吸收，产生多路直流或互换IRIG-B码发送给时统卡。
时统卡通过直接吸收IRIG-B码并通过解码电路自动获取标准韶光信息，通过VPX总线向配有时统卡的做事器发送时统信息，做事器吸收时统信息后，向做事器自身、网络内各事情站和终端进行网络授时，实现对设备自身旗子暗记严格的监控和输出，以提高系统的可靠性及知足韶光同步哀求。
2 IRIG-B码编码事理
IRIG-B码是国际通用的一种常用串行传输办法韶光格式码，与并行传输办法比较，其物理连接大略、信息量大、分辨率高、传输间隔远、抗滋扰能力强、具有标准化接口。根据韶光精度的不同哀求及B码传输间隔的不同，B码采取了两种码型：B(DC)直流码和B(AC)互换码。B(DC)码的每个码元是一个脉冲旗子暗记，可以实现较高精度的韶光同步，但脉冲旗子暗记频谱丰富，窄带信道无法传输，适用于短间隔电缆传输；B(AC)码则可以利用标准语音带宽（0.3 kHz～3.4 kHz）信道传输，传输间隔更远，但传输精度有一定丢失。B(AC)码可由B(DC)码对标准正弦波载波进行幅度调制得到。根据不同哀求可选择不同码型传输，在本时统系统中，两种码型均有运用。
3 B码终端
B码终端可以吸收GPS/北斗的授时旗子暗记和外来B码旗子暗记，通过编解码处理天生1PPS脉冲旗子暗记与DC/AC韶光编码旗子暗记，以供韶光同步设备利用。
3.1 B码终端系统事理及组成
B码终端系统事理图如图2所示。
B码终端可同时吸收GPS/北斗旗子暗记和外来B码旗子暗记。当GPS/北斗旗子暗记到来时，GPS/北斗模块通过天线吸收授时旗子暗记，向ARM和FPGA发送1PPS脉冲旗子暗记，同时以串行办法向ARM发送韶光信息；ARM将解出的韶光信息及有效标志，通过自定义总线和通信协议发送至FPGA； FPGA在吸收到1PPS与韶光信息后，根据信息的有效性决定选用该韶光信息或自守时的办法，天生多路AC/DC码和1PPS旗子暗记向外输出。当外来B码到来，通过AC/DC解码电路，将外来B码旗子暗记整形运放，然后传给FPGA进行编解码。
3.2 B码终端单元模块设计
(1)GPS/北斗模块
选用精度为30 ns、1 PPS的GPS/北斗模块，向FPGA和ARM传输韶光旗子暗记，并支持通过串口命令对芯片进行配置。
GPS/北斗模块输出包含UTC年、月、日、时、分、秒。ARM处理器通过模块供应的1PPS中断吸收整秒旗子暗记，并通过异步串行通信办法获取韶光信息。
(2)外部B码解码电路
当采取外部B码旗子暗记作为产生IRIG-B码的基定时，须要对外部B码基准进行吸收解调，以产生基准秒和串行韶光数据。在本设计中，采取硬件电路完成对外部B码基准的解调事情。
(3)1PPS选择模块
FPGA对GPS/北斗旗子暗记及外来B码旗子暗记进行处理，产生AC_1PPS、DC_1PPS、GPS_1PPS旗子暗记，作为ARM与FPGA之间通信基准。
(4)FPGA各功能模块设计
FPGA作为B码终真个核心，实现了时码产生、同步分频、外来B码旗子暗记解码等功能，紧张包含B(AC/DC)码天生模块、B(DC)码解码模块、B(AC)码解码模块等。各模块事情事理如图3所示。
B(AC)码天生模块：FPGA根据GPS/北斗模块的韶光信息产生AC码，其每一位的高低电平的AC码实际输出对应ROM中一个周期的正弦波形，FPGA输出的波形掌握字发送至DAC，DAC输出对应电流值，经运算放大电路转换后天生对应AC码高低电平的正弦波形，末了经1:1变压器将波形输出。
B(DC)码天生模块：FPGA根据GPS/北斗模块的韶光信息直接产生DC码的TTL输出，经单端/差分转换后，输出至多路DC码输出。
B码解码模块：FPGA通过完成外来B码的解码，以实现精定时光信息的提取并输出。
4 时统卡
时统卡设计采取通用的VPX接口，可吸收标准化时统的IRIG-B(DC)码、IRIG-B(AC)码输入，设备可以通过上层驱动从VPX总线[5-6]上捕获当前韶光信息，采集不同频率的中断旗子暗记。针对时统卡的详细哀求，将时统卡划分为两个紧张部分：硬件电路设计及IRIG-B码解码、韶光获取软件设计。
4.1 硬件电路设计
时统卡硬件总体紧张包括B码吸收电路、VPX接口电路、B码解码电路和电源电路。详细硬件构造设计框图如图4所示。
B码吸收电路包含两部分，即B(AC)码和B(DC)码两种码型的吸收，通过吸收电路后，终极两种码型都以TTL电平办法传输到B 码解码电路。
B码解码电路紧张由FPGA芯片和外围电路组成，通过FPGA编程开拓完成B码的解码，实现韶光信息的提取。
4.2 FPGA
FPGA通过完成B码的解码，以实现精定时光信息的提取，并与VPX接口通信。
FPGA内部设计框图如图5所示。
FPGA的B码解码模块紧张包括：B(DC)码解码模块、B(AC)码解码模块、韶光选择模块、中断产生模块和VPX接口模块。FPGA程序可以完成韶光信息的提取、B(DC)码和B(AC)码的自动切换，还可以通过B码解码过程产生的PPS 秒脉冲，实现不同韶光的中断旗子暗记。VPX接口程序完成韶光信息和中断旗子暗记的吸收并传输到VPX总线。
B(AC)码解模块和B(DC)解码模块分别对两种时统旗子暗记根据B码的码型特点进行韶光信息提取，并输出有效韶光信息、韶光有效标志和PPS秒脉冲。
有效韶光选择模块根据B(AC)和B(DC)码解码输出的韶光有效旗子暗记选择输出有效韶光旗子暗记，这里优先选择B(DC)码韶光信息。
中断产生模块根据PPS秒脉冲产生准确的、不同周期的中断韶光旗子暗记，为上位机供应更高分辨率韶光旗子暗记。
守时模块是FPGA在没有B码输入时，通过内部时钟计数产生秒脉冲和韶光的更新。B码解码模块在没有成功解码韶光信息时输出相应旗子暗记，通过韶光选择模块完成守时时间的切换。守时模块在有B码输入时每个秒周期自动更新韶光，并且自行进行韶光计数，完成守时功能。
5 实验结果
将B码终端与时统卡相连接，在接入GPS/北斗旗子暗记条件下，采取上位机对时统卡输出的旗子暗记进行读取。在读取过程中，为了显示直不雅观性与简洁性，只在每秒初始时候打印一次信息。其余，为了更加准确地反响时统系统及上位机读取的延时，上位机测试软件中加入了每秒读取时各个中断的最大及最小延迟。图6为时统系统运行实验结果。
经由多次永劫光的测试，各个中断最大延迟均知足设计哀求。
6 结论
本文的时统系统，其外围硬件电路大略, 可靠性高，时统卡利用VPX总线进行通信，知足靶场打算平台高性能、高带宽、抗恶劣环境的性能哀求，有巨大的发展运用前景，已成功运用于某设备之中。经由永劫光事情考验可知，设备事情稳定，指标知足哀求。
参考文献
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[2] 李洪伟，袁斯华.基于QuartusII的FPGA/CPLD设计[M].北京：电子工业出版社，2006.
[3] 吴继华，王诚.Altera FPGA/CPLD设计[M].北京：公民邮电出版社，2005.
[4] 夏宇闻.Verilog数字系统设计教程[M].北京：北京航空航天算夜学出版社，2003.
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[6] VMEbus International Trade Association.American national standard for VPX baseline standard[S].ANSI/VITA 46.0，2007.
[7] 冯胜民，陈娟花.基于FPGA的IRIG-B码产生器设计与实现[J].电子丈量技能，2015，38(5)：67-71.
