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ADI时钟抖动衰减器优化JESD204B串行接口功能
基站运用中有许多串行JESD204B数据转换器通道须要将其数据帧与FPGA对齐。HMC7044时钟抖动衰减器可在数据转换器系统中产生源同步且可调的样本和帧对齐(SYSREF)时钟，使JESD204B系统设计得以简化。该器件具有两个锁相环(PLL)和重叠的片内压控振荡器(VCO)。第一PLL将一个低噪声、本地压控时钟振荡器(VCXO)锁定至噪声相对较高的参考，而第二PLL将VCXO旗子暗记倍频至VCO频率，仅增加非常小的噪声。对付蜂窝根本举动步伐JESD204B时钟产生、无线根本举动步伐、数据转换器时钟、微波基带卡和其它高速通信运用，HMC7044架构可供应出色的频率产生性能，相位噪声和积分抖动均很低。
HMC7044时钟抖动衰减器紧张特
支持JEDEC JESD204B 超低均方根抖动：50 fs（12 KHz至20 MHz，范例值） 噪底：-162 dBc/Hz (245.76 MHz) 低相位噪声：<-142 dBc/Hz（800 kHz至983.04 MHz输出频率） PLL2供应多达14路差分器件时钟 支持最高5 GHz的外部VCO输入 片内稳压器供应出色的PSRR报价与供货
产品
样片供货
全面量产
千片订量报价
封装
HMC7044
现在
Q415
12.75美元/片
68引脚
10-mm × 10-mm LFCSP封装
