时钟分频电路在数字芯片设计中非常常见，而且也非常主要，精确的符合哀求的数字分频电路对功能的精确与否至关主要。现在数字电路设计中的时钟分频紧张包括以下几种方法：
1、寄存器分频寄存器分频便是利用寄存器天生一个计数器，在计数器计数到不同的值时产生时钟翻转旗子暗记，该翻转旗子暗记便是分频后的时钟。一样平常情形下寄存器分频能产生我们须要的险些所有场景下的时钟。根据寄存器分频后时钟与原时钟旗子暗记的关系可以分为：偶数分频、奇数分频、.5分频和任意小数分频。
50%占空比的偶数分频最大略，假设有一个计数器3bits，那么由于计数器的最低bit每个时钟周期翻转一次，那么二分频电路就可以直接对低bit取反即可，四分频和八分频类似，其详细verilog代码及仿真结果如下：
1.2、奇数分频非50%占空比奇数分频
奇数分频与偶数分频比较，轻微繁芜，如果我们不考虑奇数分频的占空比，那么实在和偶数分频没有什么实质差异，考虑一个3分频时钟，假设其占空比是2/3，那么我们只须要一个2bit的计数器，该计数器在0-2的范围内重复循环计数，当计数器小于2时分频输出为1否则输出为0，就可以输出占空比为2/3的3分频时钟。详细verilog实现及结果如下所示：
50%占空比奇数分频
当须要分出50%占空比的奇数分频时，这个时候利用一个计数器就不能实现50%占空比的奇数分频，我们考虑到一个时钟周期内的上升沿和低落沿相差半个时钟周期，故我们可以重新定义一个低落沿触发的计数器，然后在原时钟的上升沿和低落沿分别产生1/3的奇数分频，然后这两个旗子暗记相或后就能产生50%占空比的奇数分频，其时序图如下所示。
1.3、.5分频
有时候我们可能须要产生一个.5分频，例如如果须要产生一个1.5分频，这个时候我们须要产生一个2分频电路，然后和1分频电路进行干系操作就可以产生一个1.5分频逻辑，详细时序如下图所示：
也便是说通过一个2分频旗子暗记和1分频旗子暗记进行同或就能实现一个原旗子暗记的1.5分频旗子暗记。
1.4、任意小数分频所谓的任意小数分频便是分频的小数位是任意的，譬如我们须要产生一个原时钟旗子暗记的1.1分频电路，一样平常情形下对付这样的需求，我们肯定不能直接通过电路去实现这样的分频电路，由于一样平常情形下这样的的实时准确任意分频也是做不到的，常日我们所说的任意小数分频会从统计的结果去剖析。
譬如对付一个1.1分频时钟，我们可以考虑先产生一个1个2分频，再产生9次1分频，那么从这个10个时钟周期来看，其时钟周期的均匀值便是1.1，即:（12+19）/10。
故实际实现中我们常日用下面所示的构造去实现任意小数分频，给电路紧张由一个双模分频器以及两个计数器及干系掌握构成，其详细事情过程如下：
首先初始化，将两个计数器的初始配置值J和K分别载入计数器，个中吞咽计数器掌握双模分频器进行N+1分频，脉冲计数器掌握双模分频器进行N分频（个中K是一个统计周期内的总周期数，J是N+1分频的周期数）；两个计数器都采取减1计数，当吞咽计数器减到0后，掌握脉冲计数器开始事情，同时双模分频切换到N分频；当脉冲计数器减到0后，那么产生复位旗子暗记复位Cw旗子暗记并且同时复位计数器到初始状态；重复上述过程；通过上述过程剖析得到总的分频数是：
J(N+1)+(K-J)N=J+KN
如果想要实现一个特定分频的多模分频器，只须要合理选择 J，K，N 值的大小即可。
在实际中很少会通过数字电路去实现上述的任意小数分频，由于这样的分频是从多个时钟周期的统计结果去看的，故肯定存在分频偏差，对付这样的任意小数分频在实际中我们一样平常通过小数分频的PLL去实现，然后在PLL的实现中去优化小数分频引入的噪声。
2、ICG分频ICG便是所谓的时钟门控，其紧张的目的是在数字芯片设计中关闭不须要事情模块的时钟，用于芯片低功耗用场，在实际中其也可以运用于分频电路。这里我们以下图所示的ICG电路谈论一下其分频实现。
假设我们须要天生一个5分频的时钟，那么通过ICG去产生分频的紧张事情便是产生以上电路的使能旗子暗记enable，这里以5分频为例，实际上便是须要我们产生一个得当的enable旗子暗记即可。
我们参考下面时序图，一个4bit的计数器在clk的上升沿重复0-5的计数，当cnt的计数值小于2时将clk_en拉高，否则拉低，这个时候将en连接到上图所示的enable端就可以产生出一个原时钟旗子暗记的5分频时钟。
3、总结
寄存器分频的优点在于构造大略，实现灵巧，但是对付高速运用来说可能timing会有瓶颈，且寄存器分频的输出一定要定义generate clock。
ICG分频的优点在于：对付高速设计来说EDA工具能够对其优化，且通过其定义的分频时钟不须要定义generate clock，工具能够自动识别；但是不敷之处是实现上不是特殊灵巧，且时钟占空比不能达到50%。
