常日会利用价格高昂的实验室仪器仪表来实行这些评估和特性表征，例如Audio Precision供应的音频剖析仪AP27xx或APx5xx系列。大多数情形下，24位或更高分辨率的当代高速SAR和宽带ADC都采取单电源和全差分输入，因此哀求用于DUT的旗子暗记源具备准确的直流和互换性能，同时供应全差分输出（180°错相）。
同样，这款互换天生器的噪声和失落真水平该当远优于这些ADC的规格，根据大部分供应商供应的规格，其本底噪声水平远低于–140dBc，失落真水平低于–120dBc，输入旗子暗记音频率为1kHz或2kHz，最高可达20kHz。有关适宜高分辨率带宽ADC的范例测试台的范例测试配置，请参考图1。最关键的元件便是正弦波天生器（单旗子暗记音或多旗子暗记音），个中基于软件的直接数字频率合成器(DDS)可以供应完备的灵巧性、极高的频率分辨率和时钟同步性能，利用数据采集系统来实行相关取样，以避免泄露和FFT窗口滤波。
图1. 基于IEEE 1241标准的范例ADC(ac)测试设置的处理链。DDFS能够让全体丈量系统完备实现数字化，具备多种上风，包括完备的灵巧性和相关取样采集。
由于本钱只有音频精密剖析仪的几分之一，以是能够基于直接数字频率合成(DDFS)事理设计非常精准的正弦波天生器，但须要通过软件在SHARC®处理器等浮点DSP处理器上实现。一个相称快的浮点DSP将能知足实时性哀求，以及所有算法和处理条件，以达到前辈的SAR ADC所设置的失落真和噪声性能水平。通过利用SHARC内核架构的全字数据长度（32位或64位定点格式）来履行NCO相位累加，利用专有的40位浮点扩展精度来实行正弦近似函数，以及利用数字滤波器来确定频谱形状，量化效应（回转噪声和截断噪声）得到大幅降落，与用于旗子暗记重构的数模转换器(DAC)缺陷比较，这种效应可以忽略不计。
直接数字频率合成
1970年4月，Webb提出了数字旗子暗记天生器频率合成器的专利申请，个中描述了有关DDS天生包括正弦波等各种仿照波形的考虑成分，只需利用数个数字逻辑模块即可实现。之后，Tierney等人在1971年初揭橥了论文（后来成为大家频繁引用的参考文献），阐述了通过深化DDS操作进行正交天生来实现直接数字频率天生，以及采样系统理论干系局限性（相位截断和频率方案）问题。随后涌现的实际运用大部分依赖于分立式标准逻辑IC，例如TTL74xx或ECL10K系列。后来在不到10年的韶光里，Stanford Telecom、Qualcomm、Plessey和ADI等纷纭推出了完备集成式办理方案，例如ADI的AD9950和AD9955。这些逻辑IC旨在实现速率、功耗和本钱之间的最佳平衡，其架构基于查找表(LUT)，以确保在有限相位、频率和幅度分辨率下实现相位-正弦幅度转换。如今，ADI公司仍旧是DDS独立集成电路的最大供应商，可能也是最独特的供应商，而当前的数控振荡器(NCO)每每都集成到AD9164或AD9174之类RF DAC中。虽然这些器件在多GHz带宽上具备出色的噪声和线性度性能，但它们都不适宜测试中等速率、高分辨率ADC，例如LTC2378-20, the AD4020或 AD7768。
与基于PLL的传统频率合成器比较，NCO和DDS的显著上风包括：极高的频率分辨率、快速灵敏性，以及可轻松天生完美正交的正弦/余弦波形。此外，还供应宽带宽范围和高直流精度。其事情事理基于数字旗子暗记处理和采样系统理论，数字特性支持对输出旗子暗记的相位、频率和幅度履行全数字独立掌握。图2所示的框图显示传统DDS的架构，该DDS由三大功能模块组成：
. N位相位累加器；
. 相位-正弦幅度转换器，由W位截取相位输入字表征特性；
. D位DAC及其干系重构滤波器。
图2. NCO的紧张功能部分，以及与完全的直接数字频率合成器的差异，个中包括重构DAC和其干系的AAF。NCO部分可用于测试或仿真DAC。
相位累加器由大略的N位加法器结合寄存器构成，寄存器的内容按照采样时钟FCLK以输入相位增量Δθ（常日也称为频率调谐字，FTW）更新。累加器会定期溢出，在采样或参考时钟FCLK和DDS输出频FOUT之间像小数分频器一样运行，或像齿轮箱一样运行，分频比为：
溢出速率为天生的波形供应输出频率，使得：
个中0≤ FTW≤2N–1。由于分频器的缘故原由，NCO输出真个参考或采样fS时钟相位噪声的影响会降落
相位累加器寄存器的输出表示天生波形的电流相位。每个分立式累加器输出相位值然后通过相位-正弦或相位-余弦映射引擎，被转换成幅度正弦或余弦数据或样本。此功能常日利用存储在LUT(ROM)中的三角函数值完成，有时通过实行正弦近似算法完成，或两者组合办法完成。相位-正弦幅度转换器的输出供DAC利用，在滤波之前天生量化和采样正弦旗子暗记，使旗子暗记平稳，并避免频谱混叠。由DAC有限分辨率导致的幅度量化设定了本底噪声以及相应的频率合成器信噪比(SNR)的理论限值。此外，DAC作为稠浊旗子暗记器件，由于其INL、DNL、压摆率、毛刺和建立韶光等特性，展现出一系列直流和互换非线性，这会产生杂散旗子暗记音，缩小正弦波天生器的全体动态范围。
基于图2中架构实现的实际正弦波形天生器，紧张是相位-幅度转换模块不同，受数字无线电运用这一市场导向影响，该模块常日针对速率和功耗，而不是高精度而优化。履行相位-正弦幅度转换器最大略的方法便是利用ROM，采取一对一映射的办法来存储正弦值。遗憾的是，LUT的长度与相位累加器的宽度N呈指数增长(2N), 2N)，并且与波表数据字精度W呈线性增长。而且，减小累加器的尺寸或截断其输出之间的权衡和取舍会导致频率分辨率降落，并且严重降落SFDR的性能。结果表明，相位或幅度量化导致的杂散会降落–6dB/位。实现风雅的频率调谐常日须要较大的N，已有几种技能可用来限定ROM的尺寸，同时保持足够的杂散性能。一样平常会利用大略的压缩方法，利用正弦或余弦函数的四分之一波长对称性将相位幅度范围减小4倍。为了进一步缩小范围，实际会利用截断相位累加器输出的方法，不过这会导致产生杂散谐波。只管如此，这种方法也因精准的频率分辨率哀求、存储器尺寸和本钱考量而得到了广泛采取。建议采取多种角分解方法，以降落基于LUT的方法对存储器的哀求。与利用各种分段、线性或多项式内插法的幅度压缩结合，在进行须要正弦和余弦函数的I/Q合成时，准确估算正弦函数的第一象限，或按[0, /4]间隔估算。同样，在没有ROM LUT的情形下，只须要按照逐次逼近的方法调用位移和添加操作，即可利用基于角旋转的方法有效天生繁芜旗子暗记。这种方法以盛行的CORDIC为代表，当硬件乘法器不可用时，或者出于速率或本钱考虑，应最大限度减少履行函数所需的栅级数量时（在FPGA或ASIC中），此方法常日比其他方法更快。相反，当硬件乘法器可用时（在DSP微处理器中总是如此），采取插入方法和完全多项式打算（例如泰勒级数展开、切比雪夫多项式）的表查找要比CORDIC更快，尤其是哀求高精度时。
在软件中实现高精度NCO
犹如著名的惠普剖析仪，或者犹如运用条记AN-132中描述的那样，构建与最出色的仿照振荡用具备同等或更出色的失落真性能的高精度互换旗子暗记振荡器并不随意马虎，纵然是针对音频频谱（直流至20kHz范围）。然而，如前所述，利用嵌入式处理用具有的足够运算精度来实行相位打算(ωt)和正弦函数(sin(ωt))近似打算，从而完全履行软件，这显然有助于最大限度减少量化的不利影响、噪声和由此导致的杂散。这意味着图2中的所有NCO功能模块都会转换成代码行（不是VHDL!），从而实现一个知足实时约束的软件版本，以确保实现最小的采样速率和所需的频率带宽。
对付相位-正弦幅度转换引擎，完全的LUT方案或任何变革都须要用到太多的存储空间或太多的插值运算来实现完美的正弦同等性。相反，用于打算正弦近似值的多项式方法许可利用本钱极低的通用DSP，在繁芜性与精度之间达成了不错的平衡。多项式级数展开也很有吸引力，由于它相对大略，并且能够采取选择的幂级数类型供应充分的灵巧性，并且调度算法来实现给定精度。它不须要很大的存储空间（可能不到100行SHARC DSP汇编代码），只须要几个RAM位置来存储多项式系数和变量，由于正弦值只在采样时候打算。
首先，对付正弦近似值函数，显然会选择利用具有适当顺序的泰勒/麦克劳林幂级数来知足目标精度。但是，由于幂级数在端点处每每会失落效，以是在实行任何多项式求值之前，必须将参数输入范围缩小到更小的区间。如果不缩小参数范围，只能利用非常高阶的多项式来支持在功能域（例如[–, +]）中实现高精度。以是，须要对初等函数进行一些变换，以获取所需的约化参数，例如sin(|x|)=sin(f+k×/2)和sin(f)=sin(x–k×/2)，个中0f</2。因此，对付三角函数，要特殊把稳不要利用减法相消，以免严重降落精度，并导致灾害性后果，特殊是在运算精度极差的情形下。在我们的例子中，当相位输入大于或靠近/2的整数倍数时，会发生这种情形。
除了周期性和modulo-2重复之外，sin(x)函数的对称性可用于进一步缩小近似值范围。鉴于正弦函数在区间[0, 2]内，关于点x=不对称，以是能够利用以下关系式：
将范围缩小到[0, ]。采取同样的办法，sin(x)在区间[0, ]内，关于由x=/2定义的线对称，以是：
x在区间[0, /2]以内，这会进一步缩小角输入近似值的范围。通过进一步缩小参数区间（例如[0, /4]）来提高精度并不是有效方法，由于这须要同时估算正弦和余弦函数的值，如常用三角关系所示：sin(a+b)=sin(a)×cos(b)+cos(a)×sin(b)，从天生正交旗子暗记这一角度，这有其代价。
ADI ADSP-21000系列运用手册第1卷描述了一个近乎空想的（用于嵌入式系统）正弦近似值函数，该函数基于为第一个ADI DSP浮点处理器编写的幂级数优化，即ADSP-21020，后者基本上属于SHARC核。这种sin(x)的实现方法依赖于Hart等人发布、由Cody和Waite完善、适用于浮点运算的极大极小逼近多项式，以减少舍入缺点和避免涌现前面提到的取消。极大极小方法依赖于切比雪夫多项式和雷米兹交流算法来确定所需的最大相对偏差的系数。如图3中的MATLAB®所示，与第七阶泰勒多项式比较，设置系数的眇小变革可能会明显提高极小极大值的精度。为了实现精度与速率的最佳平衡，这个正弦近似值函数的角输入范围该当缩小到[–/2至+/2]区间内，且软件程序包含一个有效的范围缩减滤波器，约占总“正弦”子程序实行韶光的30%。
图3. 不同于泰勒-麦克劳林方法环绕0进行定义，极小极大正弦逼近方法在[–π/2至+π/2]区间内，会最小化和均衡最大相对偏差。
虽然所有打算都可以利用32位定点算法实行，但多年以来，最常见和最方便的数学打算格式是IEEE 754浮点标准，特殊是在处理长数字时。作为一家DSP VLSI芯片制造商，ADI从一开始就率先采取了IEEE 754-1985标准。当时还没有单芯片浮点DSP处理器，只有大略的浮点乘法器和ALU打算IC，如ADSP-3212和ADSP-3222。这种格式取代了打算机行业的大多数专有格式，成为所有SHARC DSP处理器的本机格式，采取单精度32位、扩展精度40位，以及最近涌现的适用于ADSP-SC589和ADSP-SC573的双重精度64位。
具备32位尾数的SHARC40位扩展单精度浮点格式为这种正弦波天生运用供应了足够的精度(u2–32) ，且有助于保持均等，Cody和Waite表示第15阶多项式的总体近似精度为32位，在[0至+/2]输入域内具有均匀分布的偏差。为了最大限度减少运算次数并保持精度，末了的调度是对多项式打算实行霍纳法则，这是一种快速求幂的方法，可以求取一个点的多项式值，以是：
R1至R7是多项式级数的Cody和Waite系数，只须要进行8次乘法和7次加法即可打算任何输入参数ε[0, /2]的正弦函数值。以汇编子程序的形式编写的完全sin(x)近似代码在SHARC处理器上大约实行22个核心周期。原有的汇编子程序在变动之后，在获取40位多项式浮点系数时实行同步双存储器访问，以减少6个周期。
NCO64位相位累加器本身在实行时，就用到了双精度2的小数格式的SHARC32位ALU。供应存储器更新的全体相位累加器实行过程须要11个核心周期，因此，每个NCO输出样本都在约33个核心周期内天生。
图4中的框图显示了基于软件DSP的NCO的功能模块实现方案，每级都参考了运算格式精度。此外，进行旗子暗记仿照重构以及实现完全的DDFS还须要用到一个或两个DAC及其仿照抗混叠滤波器电路。处理链的关键元件包括：
. 64位相位累加器（SHARC ALU双精度，带溢出）；
. 64位小数定点到40位浮点转换模块；
. 范围缩减模块[0至+ /2]和象限选择（Cody和Waite）；
. 正弦逼近算法（Hart），用于相位-幅度转换；
. –1.0至+1.0范围内的sin(x)重构和归一化级；
. LP FIR滤波器和sin(x)/x补偿（如果必要）；
. 以及40位浮点至D位定点转换和标度函数，以匹配DAC数字输入。
图4. 软件DDS简化框图给出了处理单元之间的各种量化步骤的数据运算格式和位置。
可以在NCO输出端放置一个可选的数字低通滤波器，以去除可能进入目标频段的杂散和噪声。或者，该滤波器可以供应插值和/或逆sin(x)/x频率相应补偿，详细由选择用于仿照重构的DAC决定。这种低通FIR滤波器可以利用MATLAB Filter Designer工具设计。例如，假设采样频率为48kSPS，带宽为DC至20kHz，带内纹波为0.0001dB，带外衰减为-150dB，则可以履行具有40位浮点系数的高质量均衡纹波滤波器。它只有99个滤波系数，在单指令单数据(SISD)单打算单元模式下，总实行韶光将花费约120个SHARC核心周期。经由数字滤波后，利用个中一个DSP同步串行端口，由DMA将打算的样本对发送至DAC。为了得到更好的速率性能，链接DMA操作也可以利用大型乒乓存储器缓冲区来支持块处理操作。例如，块数据大小可以即是FIR数据延迟线的长度。
实现最佳SFDR，在NCO上进行的末了调度
如前所述，NCO遭受杂散的紧张缘故原由是对相位累加器输出的截断，其次是针对通过打算或列表得出的正弦值的幅度量化。相位截断引起的偏差通过相位调制（锯齿形）在载波频率附近产生杂散，而正弦幅度量化引起与谐波干系的杂散，不过长期以来一贯被认为是随机偏差和噪声。如今，在Henry T. Nicholas和H. Samueli撰写的技能论文中，从数学角度深入阐述了相位累加器的操作。在深入剖析的根本上，提出了一种模型，将相位累加器视为分立式相位样天职列天生器，并据此预测频率杂散。无论相位累加器参数（M、N、W）是多少，相序的长度都即是
（个中GCD是最大公约数），如图4所示，由频率调谐字M最右边的位位置L决定。因此，L的值定义序列种别，这些种别彼此共享自己的相位分量集，但根据
比率重新排序。这些在时域内天生的截断相位样本序列被用来通过DFT确定频率域内各杂散线各自的位置和大小。这些序列还表明，M(FTW)的奇数值显示最低频率杂散的幅度，并建议对相位累加器进行大略的修正以知足这些最低程度的条件（只需在FTW中添加1LSB）。如此，相位累加器的输出序列必须始终具有相同的2N个相位元素，无论相位累加器的M值和初始内容是什么。之后，最差的杂散旗子暗记音幅度等级降落3.922dB，即是SFDR_min(dBc)=6.02×W。由Nicholas变动的相位累加器为NCO供应了多种上风，首先，它肃清了FTW最右边的位非常靠近MSB（FMCW运用中的频率扫描）的情形，其次，它让杂散幅度与频率调谐字M无关。这种修正可以通过按采样速率 fS切换ALU LSB来轻松实现，如果FTW LSB置位至逻辑1，则可以仿真与相位累加器相同的行为。相位累加器大小N=64位时，对付所需频率FOUT的精度，可以将½ LSB偏移视为可忽略的偏差。
图5. FTW最右边非零位的位置确定了理论上SFDR的最差水平。由Nicholas修正的相位累加器办理了采取任何N值的问题，并且使NCO的SFDR最大。
采取32位输出相位字W时，由相位截断导致的最大杂散幅度会限定为–192dBc！
正弦采样值的有限量化也会导致产生另一组频率杂散，该杂散常日被认为是噪声，可采取大家熟知的SNRq(dB)=6.02×D+1.76公式进行估算。这必须添加到寄生参数中，由于相位-正弦幅度转换算法阶段的近似偏差被认为是可以忽略的，但是，必须非常谨慎地选择相位-正弦近似算法和打算精度。
这些结果表明，从理论水平上，我们的软件正弦NCO的线性和噪声都远远超过了测试市场上大多数高精度ADC所需的阈值。它仍旧须要找到旗子暗记链中末了一个、也是最关键的元件：重构DAC及其互补仿照抗混叠滤波器和干系的驱动电路，以知足预期的性能水平哀求。
重构DAC：关键之处！
首先可能会选择具备出色的非线性偏差（INL和DNL）规格的高精度DAC，例如出色的20位高精度DACAD5791。但是它的分辨率只有20位，而且其R-2R构造不支持履行旗子暗记重构，特殊是产生非常纯的正弦曲线，这是由于在输入代码转换期间，它存在很大毛刺。传统的DAC架构基于二进制加权电流发生器或电阻网络构建，对数字直通和数字开关损伤（例如外部或内部时序摆动），以及数字输入位的其他开关不对称非常敏感，特殊是在会导致能量变革的重大转变期间。这就产生了与代码干系的瞬态，从而产生高幅度谐波杂散。
在20位以上的分辨率下，利用外部超线性快速采样和保持放大器对DAC输出去毛刺并无太大帮助，这是由于它在几十LSB下会天生自己的瞬态，且会由于重采样产生组延迟非线性。旗子暗记重构紧张存在于通信运用，通过利用分段架构（稠浊适用于MSB的完备解码部分和适用于最低有效位的二进制加权元件）来办理毛刺问题。遗憾的是，目前还没有超过16位精度的商用DAC。与NCO完备可预测的行为不同，DAC偏差难以预测和准确仿真，尤其是当制造商的动态规格很小或者不存在时，但专用于音频运用的DAC或ADC除外。插值过采样和多位DAC彷佛是唯一的办理方案。这些前辈的转换用具有高达32位的分辨率、超低失落真和高信噪比，是在中低带宽内履行旗子暗记重构的最佳选择。为了在音频频谱或稍宽的频段（20kHz或40kHz带宽）内实现出色的噪声和失落真性能，可以利用ADI公司产品系列中精彩的DAC产品，音频立体声DACAD1955， 虽然分辨率最高为24位，这款DAC仍旧是市场上非常受欢迎的音频DAC。
这款音频DAC于2004年推出，基于多位-调制器和过采样技能，合营各种技巧，用于缓解这种转换本身固有的失落真和其他问题。
纵然目前，AD1955采取的插值LP FIR滤波器仍旧是同类出色产品。它具有极高的阻带衰减(–120dB)和极低的带内波纹(±0.0001dB)。它的两个（左侧和右侧通道）DAC可以以最高200kSPS速率运行，但在48kSPS和96kSPS时实现最佳互换性能，其动态范围以及立体声模式下的SNR，都支持范例的EIAJ标准、 A加权120dB系数。在单声道模式下，两个通道同时异相组合，性能有望提高3 dB。但是，对付宽带运用，这些规格不太实际，这是由于它们是合成的，带宽范围在20Hz至20kHz之间。带外噪声和杂散不会超过20kHz，部分是由于EIAJ标准、A加权滤波器和音频行业规格定义。这种知足特定音频丈量哀求的带通滤波器仿照人耳的频率相应，与未滤波的丈量值比较，性能提高3dB。
DDFS硬件演示平台
整套DDFS利用两个评估板实现，一个支持DSP处理器，一个适用于采取AD1955DAC进行仿照旗子暗记重构。选择第2代SHARCADSP-21161N 评估板的缘故原由在于其可用性、易用性，以及适宜任何音频运用的精简配置。目前仍在量产的ADSP-21161N于不久之前设计，支持工业高端消费电子和专业音频运用，供应高达110Mips和660MFlops，或220MMACS/s容量。与最新一代的SHARC处理器比较，ADSP-21161N最大的不同在于它采取较短的3级指令管道、一个片内1Mb三端口RAM，以及数量更少的外设。精准旗子暗记音天生器的末了和最关键的级基于AD1955评估板，该板必须从软件NCO供应的样本中，以完备还原的办法重构仿照旗子暗记。这个评估板带有一个抗混叠滤波器(AAF)，优化音频带宽来知足Nyquist标准，除了常用的S/PDIF或AES-EBU吸收器外，还配有两个串行音频接口，用于支持PCM/I2S和DSD数字流。PCM/I2S串行链路连接器用于将AD1955DAC板连接到ADSP-21161NEVB的串行端口1和3连接器(J)。这两个板都可以配置为采取I2S PCM或DSP模式，以48kSPS、96kSPS或192kSPS采样速率运行。DSP串行端口1天生旁边通道数据、字选择或左/右帧同步，以及双频DAC的数字输入接口所需的SCK位时钟旗子暗记。串行端口3仅用于天生运行DAC内插滤波器和-调制器所需的DAC主时钟MCLK，调制器以比输入采样频率(48kSPS)快256倍（默认）的速率运行。由于所有DAC时钟旗子暗记都由DSP天生，以是利用Crystek供应的超低噪声振荡器CCHD-957替代了板原有的低本钱爱普生时钟振荡器。其相位噪声在1kHz下可能低至–148dB/Hz，适用于24.576MHz输出频率。
在仿照输出端，有源I/V转换器必须用于在恒共模电压下（常日为2.8V）保持AD1955电流差分输出，以最大限度减少失落真。像AD797这样的超低失落真和超低噪声的高精度运算放大器能够知足此需求，还可用于处理仿照旗子暗记重构。由于两个差分输出由DSP分别处理，因此选择了具有AAF拓扑构造的立体声输出配置，而不是单声道模式。这个AAF利用LTspice®XVII进行仿真，结果如图6所示。由于滤波器的末了一部分是无源的，以是该当像最近推出的ADA4945那样增加一个有源差分缓冲级。这种具备低噪声、超低失落真、快速建立韶光特性的全差分放大器是近乎完美的驱动任何高分辨率SAR和-ADC的DAC配件。ADA4945具有相对较大的共模输出电压范围和出色的直流特性，可以供应出色的输出平衡，有助于抑制偶数阶谐波失落真产品。
图6. LTspice仿真AD1955 EVB三阶抗混叠滤波器（立体声配置）的频率相应。
EVB三阶滤波器的–3dB截止频率为76kHz，在500kHz下仅衰减–31db。这款低通滤波用具备出色的带内平坦性，但带外衰减必须大幅改进，纵然是限于纯粹的重构音频运用。要抑制DAC成型噪声和调制器时钟频率MCLK，就必须知足这一点。根据软件DDS的详细利用，用于单旗子暗记音天生器或任意波形天生器（天生繁芜波形时为AWG），必须优化AAF，以办理带外衰减或群延迟失落真。以大家熟习的SRS DS360超低失落真函数天生器为例进行比较，采取7阶Cauer AAF可达到类似的采样速率。旗子暗记重构由AD1862完成，后者是一款串行输入20位分段R-2R DAC，适用于数字音频运用。AD1862在高达768kHz(×16fS)频率下可以保持20位字采样速率，且具备出色的噪声和线性度。它支持单端电流输出，以是能够利用最出色的放大器来履行外部I-V转换。
AD1955和SHARC DSP组合针对多种高分辨率SAR ADC履行测试，例如AD4020，个中未设置外部可选无源滤波器。默认情形下，根本AD4020评估板除了板载ADA4807驱动器之外，并无其他选项可用。用于在V_REF/2共模电压下偏置ADC输入的大略电路供应相称低的300输入阻抗，须要利用旗子暗记隔离、互换耦合，或利用外部差分放大器模块，例如EVAL-ADA4945-1。电路条记CN-0513中描述的AD4020参考设计板便是一项不错的选择。它包含一个分立式可编程增益仪表放大器(PGIA)，供应高输入阻抗，支持±5 V差分输入旗子暗记(G=1)。虽然这些AD4020板和它们的SDP-H1掌握器不支持相关采样采集，但它们具备出色的样本波形捕捉长度，最高可达1M。因此，可以实现具备可选窗口的FFT，供应出色的频率分辨率和低本底噪声。例如，对付7项Blackman-Harris窗口，图7中所示的1Mpts FFT图描述了AD1955在天生的990.059Hz正弦波下的失落真水平。二次谐波是350 kHz带宽内–111.8dBc下的最大失落真分量和最大杂散。但是，在考虑全体806kHz ADC Nyquist带宽时，SFDR受- DAC调制器、内插滤波器频率和其二次谐波（384 kHz和768 kHz）限定。
图7. 从1 M点FFT剖析中可以看出，在低于–111dBc下具备不错的失落真性能，在1kHz输入频率下，10kHz至200kHz频段内涌现最大杂散。本底噪声约为–146dBFS。
在相同条件下，对传统的AD1862进行测试，结果显示频率行为略微不同。在差分配置下，两个20位DAC的时钟速率约为500kSPS，在1.130566kHz下，本底噪声为–151dBFS，正弦输出水平为12 V p-p时的THD为–104.5dB。在AD4020Nyquist带宽 (806 kHz)下，SFDR靠近106dB，受三阶谐波限定。DAC重构滤波器基于两个AD743低噪声FET放大器，与AD1955评估板中的滤波器一样，属于三阶滤波器，但是-3dB时的截止频率为35kHz。
为了变得有效，基于DDS的天生器须要采取不错的滤波器，支持在约250kHz下实现大于100dB衰减，以天生达到25kHz CW旗子暗记频率范围的直流。这可以利用六阶切比雪夫滤波器实现，乃至利用用于显示出色带内平坦度的六阶巴特沃兹低通滤波器实现。滤波器阶将被最小化，以限定仿照级的数量和问题点，例如噪声和失落真。
结论
在标准评估板上履行的低级和开箱即用测试显示，用于传统正弦波CW天生的基于处理器的DDS技能要实现高性能指日可待。通过精心设计重构滤波器和仿照输出缓冲级，可以实现–120dBc谐波失落真系数。基于DSP的NCO/DDS不但受到单旗子暗记音正弦波天生限定。通过利用具备得当的截止频率，且无其他硬件变更的优化AAF（贝塞尔或巴特沃兹），同样的DSP和DAC组合可用作高性能AWG来天生任何类型的波形，例如，完备合成可设置参数的多旗子暗记音正弦波（可以完备掌握每个分量的相位和幅度）来履行IMD测试。
由于浮点算法对付哀求高精度和/或高动态范围的运用至关主要，如今，低本钱ADSP-21571或SoCADSP-SC571(ARM® and SHARC) 等SHARC+DSP处理器实际上是业界的实时处理标准，支持最高10MSPS的合计采样速率。双SHARC内核和其硬件加速度计采取500MHz时钟频率，可以供应高于5Gflops的打算性能和数十个内部专用SRAM，后者是天生各种波形，以及履行繁芜的剖析处理须要的基本组成部分。此类运用表明，在履行精准的数字旗子暗记处理时，并非一定要系统性地利用硬件可编程办理方案。得益于ADI公司的CCES、VDSP++ C和C++编译器，以及全套仿真器和实时调试器，浮点处理器及其全体开拓环境可以快速轻松地从仿真器（例如MATLAB）移植代码，以及快速履行调试。
