FPGA工作事理与基本常识介绍_时序_时钟

　　2）FPGA可做其它全定制或半定制ASIC电路的中试样片。

　　3）FPGA内部有丰富的触发器和I/O引脚。

　　4）FPGA是ASIC电路中设计周期最短、开拓用度最低、风险最小的器件之一。

　　5） FPGA采取高速CMOS工艺，功耗低，可以与CMOS、TTL电平兼容。

　　可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。

　　目前主流的FPGA仍是基于查找表技能的，已经远远超出了先前版本的基本性能，并且整合了常用功能（如RAM、时钟管理和DSP）的硬核（ASIC型）模块。
FPGA芯片紧张由7部分完成，分别为：可编程输入输出单元、基本可编程逻辑单元、完全的时钟管理、嵌入块式RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。

　　1. 可编程输入输出单元（IOB）

　　可编程输入/输出单元简称I/O单元，是芯片与外界电路的接口部分，完身分歧电气特性下对输入/输出旗子暗记的驱动与匹配哀求。
为了便于管理温柔应多种电器标准，FPGA的IOB被划分为多少个组（bank），每个bank的接口标准由其接口电压VCCO决定，一个bank只能有 一种VCCO，但不同bank的VCCO可以不同。
只有相同电气标准的端口才能连接在一起，VCCO电压相同是接口标准的基本条件。

　　I/O块内部构造图

　　范例的IOB内部构造示意图

　　2. 可配置逻辑块（CLB）

　　CLB是FPGA内的基本逻辑单元。
CLB的实际数量和特性会依器件的不同而不同，但是每个CLB都包含一个可配置开关矩阵，此矩阵由4或6个输入、一些 选型电路（多路复用器等）和触发器组成。
开关矩阵是高度灵巧的，可以对其进行配置以便处理组合逻辑、移位寄存器或RAM。

　　4. 嵌入式块RAM（BRAM）

　　大多数FPGA都具有内嵌的块RAM，这大大拓展了FPGA的运用范围和灵巧性。
块RAM可被配置为单端口RAM、双端口RAM、内容地址存储器 （CAM）以及FIFO等常用存储构造。
CAM存储器在其内部的每个存储单元中都有一个比较逻辑，写入 CAM中的数据会和内部的每一个数据进行比较，并返回与端口数据相同的所有数据的地址，因而在路由的地址交流器中有广泛的运用。
除了块RAM，还可以将 FPGA中的LUT灵巧地配置成RAM、ROM和FIFO等构造。
在实际运用中，芯片内部块RAM的数量也是选择芯片的一个主要成分。

　　5. 丰富的布线资源

　　布线资源连通FPGA内部的所有单元，而连线的长度和工艺决定着旗子暗记在连线上的驱动能力和传输速率。
FPGA芯片内部有着丰富的布线资源，根据工艺、长度、宽度和分布位置的不同而划分为4类不同的种别。
第一类是全局布线资源，用于芯片内部全局时钟和全局复位/置位的布线;第二类是长线资源，用以完成芯片 Bank间的高速旗子暗记和第二全局时钟旗子暗记的布线;第三类是短线资源，用于完成基本逻辑单元之间的逻辑互连和布线;第四类是分布式的布线资源，用于专有时钟、复位等掌握旗子暗记线。

　　在实际中设计者不须要直接选择布线资源，布局布线器可自动地根据输入逻辑网表的拓扑构造和约束条件选择布线资源来连通各个模块单元。
从实质上讲，布线资源的利用方法和设计的结果有密切、直接的关系。

　　6. 底层内嵌功能单元

　　内嵌功能模块紧张指DLL（Delay Locked Loop）、PLL（Phase Locked Loop）、DSP和CPU等软处理核。
现在越来越丰富的内嵌功能单元，使得单片FPGA成为了系统级的设计工具，使其具备了软硬件联合设计的能力，逐步向SOC平台过渡。

　　DLL和PLL具有类似的功能，可以完成时钟高精度、低抖动的倍频和分频，以及占空比调度和移相等功能。

　　7. 内嵌专用

一、FPGA事理

FPGA中的基本逻辑单元是CLB模块，一个CLB模块一样平常包含多少个基本的查找表、寄存器和多路选择器资源，因此FPGA中的逻辑表达式基于LUT的。

FPGA内部的编程信息一样平常存储在SRAM单元中，因此常日的FPGA都是基于SRAM的，以是掉电后信息会丢失，下次上电须要先配置才能利用。

着重先容Xilinx FPGA，

二、FPGA产品的速率等级

速率等级一样平常反响一款芯片的性能，速率等级越高，解释芯片内的逻辑延时和布线延时越小，设计的性能哀求也越随意马虎达到，随之付出的本钱也越大。

对Xilinx FPGA，速率等级一样平常有“-1”、“-2”、“-3”等，数字越大，速率等级越高，芯片价钱也越贵。

对Intel FPGA，速率等级一样平常有“-6”、“-7”、“-8”，数字越小表示速率等级越高、价钱越贵。

三、FPGA内部资源

逻辑资源块是FPGA内部最主要的资源，Xilinx称其为CLB（configurable logic block）;

7系列中，FPGA内部三大紧张资源：可编程逻辑单元、可编程I/O单元、布线资源

1、可配置逻辑单元（configurable logic block）

CLB在FPGA中最为丰富，由两个SLICE构成，SLICE分为SLICEL（L:Logic）和SLICEM（M:Memory），因此CLB可分为CLBLL和CLBLM两类；

SLICEL和SLICEM内部都包含4个6输入查找表（LUT6）、3个数据选择器（MUX）、1个进位链（carry chain）和8个触发器（Flip-Flop）；

2、存储单元（Block RAM）

Block RAM可以被配置为同步、异步、单端口、双端口的RAM或FIFO,或者ROM;

3、运算单元（DSP48E1）

当FPGA须要繁芜的运算时，会利用DSP48E1，例如乘法；

首先看数字电路，理解什么是与或非，各种触发器，各种逻辑门，把稳！
理解即可，但是是怎么事情的一定要透彻透彻透彻透彻！
（FPGA用的是HDL也便是硬件描述措辞，程序是用来描述你的逻辑门的，数电是根基！
）书的话我看的是电子技能根本（数字部分）康华光的 这本书还附带verilog措辞的入门哦！

　　再看FPGA设计与运用类的书，详细理解FPGA这个器件，它为什么而生，为什么盛行，特点，缺陷。
这个假如有英文功底，直接奔看英文。
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没功底，看 FPGA设计与运用 西安电子科技大学出版社的 讲的很细。
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　　再次看VHDL，或verilog措辞的书。

　　这里有不合，前者语法严格，适宜做大系统，入门困难，但学会了对硬件的构造会有更深的理解。

　　后者根据C措辞改编，如果你有C措辞根本，学这个随意马虎上手，缺陷是系统级别描述弗成，沿袭了C措辞的灵巧，也带来了语法上的不严格，但是其浸染面广，新手推举，底层描述做的很好。

　　这里我常用的VHDL，只能推举VHDL的 硬件描述措辞VHDL教程 西安交通大学出版社 姜雪松

　　如果学verilog，先看看C措辞的书，根本要打牢，不然代码上了规模，你就悲剧了。
转头看很吃力！

　　再看HDL设计软件的利用书 我用的是QUARTUS II软件，貌似的便是款软件了，这样的书，当做一个手册就行了，紧张是先容如何利用软件，见告你怎么建工程，怎么输入程序，画事理图，编译纠错，时序仿真，都在这里了，软件用的好，比用的差的相隔很大哦！
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速成的话，数电书一定一定必备，边看边学比较好。
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　　FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的根本上进一步发展的产物。
它是作为专用集成电路领域中的一种半定制电路而涌现的，既办理了定制电路的不敷，又战胜了原有可编程器件门电路数有限的缺陷。

　　1、硬件设计基本原则

　　（1）速率与面积平衡和互换原则：一个设计如果时序余量较大，所能跑的频率远高于设计哀求，能可以通过模块复用来减少全体设计花费的芯片面积，这便是用速率上风换面积的节约；反之，如果一个设计的时序哀求很高，普通方法达不到设计频率，那么可以通过数据流串并转换，并行复制多个操作模块，对全体设计采取“乒乓操作”和“串并转换”的思想进行处理，在芯片输出模块处再对数据进行“并串转换”。
从而实现了用面积复制换取速率的提高。

　　（2）硬件原则：理解HDL实质

　　（3）系统原则：整体把握

　　（4）同步设计原则：设计时序稳定的基本原则

　　2、Verilog作为一种HDL措辞，对系统行为的建模办法是分层次的。
比较主要的层次有系统级、算法级、寄存器传输级、逻辑级、门级、电路开关级。

　　3、实际事情中，除了描述仿真测试勉励时利用for循环语句外，极少在RTL级编码中利用for循环，这是由于for循环会被综合器展开为所有变量情形的实行语句，每个变量独立占用寄存器资源，不能有效的复用硬件逻辑资源，造成巨大的摧残浪费蹂躏。
一样平常常用case语句代替。

　　4、if…else…和case在嵌套描述时是有很大差异的，if…else…是有优先级的，一样平常来说，个if的优先级，一个else的优先级。
而case语句是平行语句，它是没有优先级的，而建立优先级构造须要耗费大量的逻辑资源，以是能用case的地方就不要用if…else…语句。

　　补充：1.也可以用if…; if…; if…;描述不带优先级的“平行”语句。

　　5、FPGA一样平常触发器资源比较丰富，而CPLD组合逻辑资源更丰富。

　　6、FPGA和CPLD的组成：

　　FPGA基本有可编程I/O单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等6部分组成。

　　CPLD的构造相比拟较大略，紧张由可编程I/O单元、基本逻辑单元、布线池和其他赞助功能模块组成。

　　7、Block RAM：

　　3种块RAM构造，M512 RAM（512bit）、M4K RAM（4Kbit）、M-RAM（64Kbit）。

　　M512 RAM：适宜做一些小的Buffer、FIFO、DPRAM、SPRAM、ROM等；

　　M4K RAM：适用于一样平常的需求

　　M-RAM： 适宜做大块数据的缓冲区。

　　Xlinx 和 LatTIce FPGA的LUT可以灵巧配置成小的RAM、ROM、FIFO等存储构造，这种技能被称为分布式RAM。

　　补充：但是在一样平常的设计中，不提倡用FPGA/CPLD的片内资源配置成大量的存储器，这是处于本钱的考虑。
以是只管即便采取外接存储器。

　　8、善用芯片内部的PLL或DLL资源完成时钟的分频、倍频率、移相等操作，不仅简化了设计，并且能有效地提高系统的精度和事情稳定性。

　　9、异步电路和同步时序电路的差异

　　异步电路：

　　电路逻辑有用组合电路实现；

　　异步时序电路的缺陷是随意马虎产生毛刺；

　　不利于器件移植；

　　不利于静态时序剖析（STA）、验证设计时序性能。

　　同步时序电路：

　　电路逻辑是用各种触发器实现；

　　电路紧张旗子暗记、输出旗子暗记等都是在某个时钟沿驱动触发器产生的；

　　同步时序电路可以很好的避免毛刺；

　　利于器件移植；

　　利于静态时序剖析（STA）、验证设计时序性能。

　　10、同步设计中，稳定可靠的数据采样必须屈服以下两个基本原则：

　　（1）在有效时钟沿到达前，数据输入至少已经稳定了采样寄存器的Setup韶光之久，这条原则简称知足Setup韶光原则；

　　（2）在有效时钟沿到达后，数据输入至少还将稳定保持采样寄存器的Hold时钟之久，这条原则简称知足Hold韶光原则。

　　11、同步时序设计把稳事变：

　　异步时钟域的数据转换。

　　组合逻辑电路的设计方法。

　　同步时序电路的时钟设计。

　　同步时序电路的延迟。
同步时序电路的延迟常用的设计方法是用分频或者倍频的时钟或者同步计数器完成所需的延迟，比拟较大的和分外定时哀求的延时，一样平常用高速时钟产生一个计数器，根据计数产生延迟；对付比较小的延迟，可以用D触发器打一下，这样不仅可以使旗子暗记延时了一个时钟周期，而且完成了旗子暗记与时钟的初次同步。
在输入旗子暗记采样和增加时序约束余量中利用。
其余，还有用行为级方法描述延迟，如“#5 a《=4’0101;”这种常用于仿真测试勉励，但是在电路综合时会被忽略，并不能起到延迟浸染。

　　Verilog 定义的reg型，不一定综合成寄存器。
在Verilog代码中常用的两种数据类型是wire和reg型，一样平常来说，wire型指定的数据和网线通过组合逻辑实现，而reg型指定的数据不一定便是用寄存器实现。

　　12、常用设计思想与技巧

　　（1）乒乓操作；

　　（2）串并转换；

　　（3）流水线操作；

　　（4）异步时钟域数据同步。
是指如何在两个时钟不同步的数据域之间可靠地进行数据交流的问题。
数据时钟域不同步紧张有两种情形：

　　两个域的时钟频率相同，但是相差不固定，或者相差固定但是不可测，简称为同频异相问题。

　　两个时钟频率根本不同，简称异频问题。

　　两种不推举的异步时钟域操作方法：一种是通过增加Buffer或者其他门延时来调度采样；另一种是盲目利用时钟正负沿调度数据采样。

　　13、模块划分基本原则：

　　（1）对每个同步时序设计的子模块的输出利用寄存器（用寄存器分割同步时序模块原则）。

　　（2）将干系逻辑和可以复用的逻辑划分在同一模块内（呼应系统原则）。

　　（3）将不同优化目标的逻辑分开。

　　（4）将送约束的逻辑归到同一模块。

　　（5）将存储逻辑独立划分成模块。

　　（6）得当的模块规模。

　　（7）顶层模块不进行逻辑设计。

　　14、组合逻辑的把稳事变

　　（1）避免组合逻辑反馈环路（随意马虎毛刺、振荡、时序违规等）。

　　办理：

　　A、牢记任何反馈回路必须包含寄存器；

　　B、检讨综合、实现的warning信息，创造反馈回路（combinaTIonal loops）后进行相应修正。

　　（2）更换延迟链。

　　办理：用倍频、分频或者同步计数器完成。

　　（3）更换异步脉冲产生单元（毛刺天生器）。

　　办理：用同步时序设计脉冲电路。

　　（4）慎用锁存器。

　　办理：

　　A、利用完备的if…else语句；

　　B、检讨设计中是否含有组合逻辑反馈环路；

　　C、对每个输入条件，设计输出操作，对case语句设置default操作。
特殊是在状态机设计中，有一个default的状态转移，而且每个状态也有一个default的操作。

　　D、如果利用case语句时，特殊是在设计状态机时，只管即便附加综合约束属性，综合为完备条件case语句。

　　小技巧：仔细检讨综合器的综合，目前大多数的综合器对所综合出的latch都会报“warning”，通过综合可以较为方便地找出无意中天生的latch。

　　15、时钟设计的把稳事变

　　（1）同步时序电路推举的时钟设计方法：

　　时钟经全局时钟输入引脚输入，通过FPGA内部专用的PLL或DLL进行分频/倍频、移相等调度与运算，然后经FPGA内部全局时钟布线资源驱动到达芯片内所有寄存器和其他模块的时钟输入端。

　　FPGA设计者的5项基本功：仿真、综合、时序剖析、调试、验证。

　　对付FPGA设计者来说，练好这5项基本功，与用好相应的EDA工具是同一过程，对应关系如下：

　　1. 仿真：Modelsim， Quartus II（Simulator Tool）

　　2. 综合：Quartus II （Compiler Tool， RTL Viewer， Technology Map Viewer， Chip Planner）

　　3. 时序：Quartus II （TImeQuest TIming Analyzer， Technology Map Viewer， Chip Planner）

　　4. 调试：Quartus II （SignalTap II Logic Analyzer， Virtual JTAG， Assignment Editor）

　　5. 验证：Modelsim， Quartus II（Test Bench Template Writer）

　　节制HDL措辞虽然不是FPGA设计的全部，但是HDL措辞对FPGA设计的影响贯穿于全体FPGA设计流程中，与FPGA设计的5项基本功是相辅相成的。

　　对付FPGA设计者来说，用好“HDL措辞的可综合子集”可以完成FPGA设计50%的事情——设计编码。

　　练好仿真、综合、时序剖析这3项基本功，对付学习“HDL措辞的可综合子集”有如下帮助：

　　1. 通过仿真，可以不雅观察HDL措辞在FPGA中的逻辑行为。

　　2. 通过综合，可以不雅观察HDL措辞在FPGA中的物理实现形式。

　　3. 通过时序剖析，可以剖析HDL措辞在FPGA中的物理实现特性。

　　对付FPGA设计者来说，用好“HDL措辞的验证子集”，可以完成FPGA设计其余50%的事情——调试验证。

　　1. 搭建验证环境，通过仿真的手段可以考验FPGA设计的精确性。

　　2. 全面的仿真验证可以减少FPGA硬件调试的事情量。

　　3. 把硬件调试与仿真验证方法结合起来，用调试办理仿真未验证的问题，用仿真担保已经办理的问题不在调试中再现，可以建立一个回归验证流程，有助于FPGA设计项目的掩护。

　　FPGA设计者的这5项基本功不是伶仃的，必须结合利用，才能完成一个完全的FPGA设计流程。
反过来说，通过完成一个完全的设计流程，才能有效地练习这5项基本功。
对这5项基本功有了初步认识，就可以逐个深入学习一些，然后把学到的知识再次用于完全的设计流程。
如此反复，就可以逐步提高设计水平。
采取这样的循规蹈矩、螺旋式上升的方法，只要通过培训入了门，就可以自学自练，自我提高。

　　市情上出售的有关FPGA设计的书本为了担保构造的完全性，对FPGA设计的每一个方面分开先容，每一方面虽然深入，但是由于短缺其他干系方面的支持，读者很难付诸实践，只有通读完备书才能对FPGA设计得到一个整体的认识。
这样的书本，作为工程培训辅导书弗成，可以作为某一个方面进阶的参考书。

　　对付新入职的员工来说，他们每每对FPGA的整体设计流程有了初步认识，5项基本功的某几个方面可能很踏实。
但是由于某个或某几个方面能力的欠缺，限定了他们独自完玉成部设计流程的能力。
入职培训的目的便是帮助他们节制整体设计流程，培养自我获取信息的能力，通过几个设计流程来回的演习，形成自我促进、自我发展的良性循环。
在这一过程中，随着对事情涉及的知识的广度和深度的认识逐步清晰，新员工的自傲心也会逐步增强，对个人的发展方向也会逐步明确，才能积极主动地参与到工程项目中来。

　　总结几点：

　　1）看代码，建模型

　　只有在脑海中建立了一个个逻辑模型，理解FPGA内部逻辑构造实现的根本，才能明白为什么写Verilog和写C整体思路是不一样的，才能理解顺序实行措辞和并行实行措辞的设计方法上的差异。
在看到一段大略程序的时候该当想到是什么样的功能电路。

　　2）用数学思维来简化设计逻辑

　　学习FPGA不仅逻辑思维很主要，好的数学思维也能让你的设计化繁为简，以是啊，那些瞥见高数就头疼的童鞋须要重视一下这门课哦。
举个大略的例子，比如有两个32bit的数据X［31:0］与Y［31:0］相乘。
当然，无论Altera还是Xilinx都有现成的乘法器IP核可以调用，这也是大略的方法，但是两个32bit的乘法器将耗费大量的资源。
那么有没有节省资源，又不太繁芜的办法来实现呢？我们可以稍做修正：

　　将X［31:0］拆成两部分X1［15:0］和X2［15:0］，令X1［15:0］=X［31:16］，X2［15:0］=X［15:0］，则X1左移16位后与X2相加可以得到X;同样将Y［31:0］拆成两部分Y1［15:0］和Y2［15:0］，令 Y1［15:0］=Y［31:16］，Y2［15:0］=Y［15:0］，则Y1左移16位后与Y2相加可以得到Y;则X与Y的相乘可以转化为X1和X2 分别与Y1和Y2相乘，这样一个32bit32bit的乘法运算转换成了四个16bit16bit的乘法运算和三个32bit的加法运算。
转换后的占用资源将会减少很多，有兴趣的童鞋，不妨综合一下看看，看看两者差多少。

　　3）时钟与触发器的关系

　　“时钟是时序电路的掌握者”这句话太经典了，可以说是FPGA设计的圣言。
FPGA的设计紧张因此时序电路为主，由于组合逻辑电路再怎么繁芜也变不出太多花样，理解起来也不没太多困难。
但是时序电路就不同了，它的所有动作都是在时钟一拍一拍的节奏下转变触发，可以说时钟便是全体电路的掌握者，掌握不好，电路功能就会混乱。

　　打个比方，时钟就相称于人体的心脏，它每的跳动便是触发一个 CLK，向身体的各个器官供血，坚持着机体的正常运作，每一个器官体统正常事情少不了组织细胞的构成，那么触发器就可以比作基本单元组织细胞。
时序逻辑电路的时钟是掌握时序逻辑电路状态转换的“发动机”，没有它时序逻辑电路就不能正常事情，由于时序逻辑电路紧张是利用触发器存储电路的状态，而触发器状态变换须要时钟的上升或低落沿！
由此可见时钟在时序电路中的浸染！

　　大略说一下体会吧，归结起来就多实践、多思考、多问。
实践出真知，看100遍别人的方案不如自己去实践一下。
实践的动力一方面来自兴趣，一方面来自压力，我个人以为后者更主要。
有需求会随意马虎形成压力，也便是说能在实际的项目开拓中磨炼，而不是为了学习而学习。
在实践的过程中要多思考，多想想问题涌现的缘故原由，问题办理后要多问几个为什么，这也是履历积累的过程，如果有写项目日志的习气更好，把问题及缘故原由、办理的办法都写进去。
还要多问，碰着问题思虑后还得不到办理就要问了，毕竟个人的力量是有限的，问同学同事、问搜索引擎、问网友都可以，一篇文章、朋友们的点拨都可能帮助自己快速办理问题。