接口的根本--逻辑电平的定义与理解_暗记_电平

文章目录 [+]

数字逻辑起源于19世纪的英国数理逻辑学家Boole（布尔），后经美国克劳德.喷鼻香农发展了布尔的理论，形成了数字电路剖析与设计的一整套理论，这便是布尔代数，也称逻辑代数，又叫开关代数。

在数字电路中，输入与输出量之间能知足某种逻辑关系的逻辑运算电路被称为逻辑门电路。
逻辑门电路是数字集成电路中最基本的逻辑单元，也是实现逻辑运算的基本单元。
常用的门电路有与门、或门、非门、与非门、或非门、与或非门、异或门和同或门等。

接口的根本--逻辑电平的定义与理解_暗记_电平接口的根本--逻辑电平的定义与理解_暗记_电平互联网

关于集成逻辑门电路，自最早的TTL（晶体管-晶体管逻辑电路）发展至当今的LVDS，经历了TTL、ECL、CMOS、CML及LVDS。
个中ECL电平根据供电的不同还分为：ECL――负电源供电（一样平常为－5.2v）PECL――正5V供电LVPECL――正3v3供电，还有一种2.5V供电。

（图片来自网络侵删）

DTL（Diode-Transistor Logic）:二极管-晶体管逻辑

TTL（Transistor-Transistor Logic）:晶体管-晶体管逻辑

HTL（High Threshold Logic）：高阈值逻辑电路

BTL（Backplane Transceiver Logic）：IEEE 1194.1

GTL（Gunning Transceiver Logic）： JEDEC

GTLP(Gunning Transceiver Logic Plus）：

ECL（Emitter Coupled Logic）: 射极耦合逻辑

CMOS（Complementary Metal Oxide Semiconductor）互补金属氧化物半导体

CML（current mode logic）：电流模式逻辑

VML（voltage mode logic）：电压模式逻辑

LVDS（Low Voltage Differential Signal）：低电压差分旗子暗记

RTL（resistor–transistor logic) ：电阻--晶体管逻辑

第一部分：TTL逻辑

TTL是Transistor-Transistor Logic晶体管-晶体管逻的缩写，紧张由BJT（Bipolar Junction Transistor 即双极结型晶体管），晶体三极管和电阻构成，具有速率快的特点

TTL门电路有74（商用）和54（军用）两个系列，每个系列又有多少个子系列。
54系列是事情温度范围为-55~+125℃，74系列事情温度范围为0~70℃. 包括标准TTL、高速型TTL（H-TTL）、低功耗型TTL（L-TTL）、肖特基型TTL（S-TTL）、低功耗肖特基型TTL（LS-TTL）、前辈低功耗型TTL和前辈低功耗肖特基型TTL等三代7个系列。

TTL电平旗子暗记+5V等价于逻辑“1”，0V等价于逻辑“0”。

标准TTL--输入高电平最小2V，输出高电平最小2.4V,范例值3.4V；输入低电平最大0.8V，输出低电平最大0.4V，范例值0.2V。
噪声容限是0.4V。

S-TTL（Schottky肖特基型）--输入高电平最小2V，输出高电平最小Ⅰ类2.5V（Ⅱ和Ⅲ类2.7V）,范例值3.4V；输入低电平最大0.8V，输出低电平最大0.5V。

LS-TTL（Low Power Schottky低功耗肖特基型）--输入高电平最小2V，输出高电平最小Ⅰ类2.5V（Ⅱ和Ⅲ类2.7V）,范例值3.4V；输入低电平最大Ⅰ类0.7V，Ⅱ和Ⅲ类0.8V；输出低电平最大Ⅰ类0.4V，Ⅱ、Ⅲ类0.5V，范例值0.25V。

TTL电路是电流掌握器件，TTL电路的速率快，传输延迟韶光短(5-10纳秒)，功耗大;CMOS电路是电压掌握器件, CMOS电路的速率慢，传输延迟韶光长(25-50ns),但功耗低。

TTL集成电路有两种，一种为Push-Pull（又称之为totem-pole图腾柱）推挽输出，另一种为集电极开路输出。
当为前者时，输出高电平最大为400uA，输出低电平最大为8mA.

TTL IC于1961年被发明，1963年景为商业化产品，此后TI发明了74和54系列TTL集成电路。
1985年引入了74AS/ALS Advanced Schottky型。

第二部分：CMOS逻辑

CMOS：Complementary Metal Oxide Semiconductor 互补金属氧化物半导体。
电压掌握的一种放大器件，是组成CMOS数字集成电路的基本单元。
In 1963, while working for Fairchild Semiconductor, Frank Wanlass patented CMOS (US patent 3,356,858)，其电路构造如下图所示，由一个N型和一个P型MOS管构成一个互补的构造。
CMOS一样平常利用增强型场效应管enhancement-mode MOSFET。

CMOS门电路的特点便是高噪声抑制能力和低静态耗电。
CMOS事情温度范围可以达到–55 °C to +125 °C.。

BTL>L minimal output capacitance (5 pF maximum)

TTL minimal output capacitance (8~15 pF)

BTL端接33 OHM，GTL端接50 OHM。

范例的BTL输入和输出电路

范例的GTL输入和输出电路

第三部分：ECL逻辑

ECL(Emitter Coupled Logic)，中文译名“射极耦合逻辑”，是一种适宜高性能高速数字逻辑，它是一种非饱和型的双极型晶体管逻辑电路，简称ECL门，也称为电流开关逻辑（Current Switching Logic）门,它从根本上改变了饱和型电路的事情办法，在ECL电路中，三极监工作在放大和截止两种状态，由于不事情在饱和区，防止了饱和时的存储效应，使逻辑电路的开关速率大大提高，是目前各种数字集成电路中最快的一种。

ECL在1956年由IBM公司发明，最早称为Current-steering logic，也称为current-mode circuit.。
其工艺如下图，由一个恒流源式差放电路作为输入端吸收输入旗子暗记，由差放电路的输出端接射随器形成输出。
TTL的基本电路是与非门，而ECL的基本电路是或非门。

【把稳】图中的下拉电阻R必不可少，它在射随器输出与一个小于输出低电平VOL的电压之间，供应一个使射随器事情于放大区的直流偏置。
很多工程师在设计ECL电路时会漏掉这个电阻，导致ECL输出电路无法事情。

ECL逻辑输入和输出之间有0.8V电压摆幅，其输入阻抗高而输出阻抗低，三极管状态改变很快，而延时很低，且Fanout能力强。

ECL逻辑门电路的缺陷是静态耗电较大。

ECL器件有两个供电电压VCC和VEE。
当VEE接地时，VCC接正电压，这时的逻辑称为PECL(Positive ECL)；当VCC接地时，VEE接负电压，这时的逻辑称为NECL(Negative ECL)，一样平常狭义的ECL指的便是NECL。

起初的PECL器件是将VCC接+5V，后来为了直策应用广泛利用的3.3V和2.5V电压,涌现了VCC=3.3V的LVPECL(Low Voltage PECL)和VCC=2.5V的2.5VPECL，有时把VCC=3.3V和2.5V的情形统称为LVPECL。
NECL也有同样的情形。

须要指出的是，PECL和ECL并不是指两种不同的ECL器件，而是同一个ECL器件在不同电压供应下的表现。
也便是说，一个ECL器件，当你给它的电压供应是VCC=5V，VEE=0V时，它就称为PECL，当你给它的电压供应是VCC=0V，VEE=-5V时，它就称为NECL。

相对付传统的CMOS和TTL工艺，ECL具有以下特点：

ECL低输出阻抗(6～8 ohm)和高输入阻抗(可以看作无穷大)使之可以适宜于驱动长的可控阻抗传输线。
例如它可以驱动50～130ohm特色阻抗的传输线而互换特性并没有明显的改变。

ECL逻辑的swing小(范例800mV)，高低电平之间的转换迅速，带来的互换功耗更小，而且可以减少在高速运用中串扰(crosstalk)和EMI带来的问题。

ECL器件的工艺使之能够供应差分旗子暗记，这是TTL和CMOS工艺所不具备的。
而差分旗子暗记的优点众所周知——抗共模滋扰能力强，吸收留差大，无须额外参考电平作为讯断门限。

ECL比TTL或CMOS花费更多的直流功耗，但是ECL的互换功耗相对付频率来说近似为常数，而TTL和CMOS的互换功耗是随频率的增加而增加的。
也便是说，在高速运用中，ECL器件比TTL或CMOS器件在功耗问题上并不高。

在时钟分配的运用方面，由于ECL器件对电压和温度的变革不如TTL和CMOS器件敏感，由ECL时钟驱动产生的时钟并发性更好，也便是说，输出时钟之间的skew更小。

相对付同为差分逻辑的LVDS，ECL具有以下特点：

支持更高的速率。
受工艺的限定，LVDS逻辑很少有高于1.5GHz的运用，而ECL逻辑可以运用高于3GHz的场合。

支持更远间隔的传输。
在大背板或较长线缆的高速旗子暗记传输场景下，ECL显然比LVDS更加胜任。

对传输线阻抗的适应范围更宽。
LVDS属于电流型驱动，其终端100ohm匹配电阻兼有产生电压的功能。
因此，为了不改变旗子暗记摆幅，该电阻的阻值一样平常不能取100ohm以外的值。
这意味着为了担保较好的旗子暗记完全性，LVDS传输线的阻抗只能掌握在50 ohm附近，而ECL可以驱动的传输线阻抗范围则宽得多。

功耗较LVDS高

ECL逻辑的高低电平之差一样平常为800mV，个中心参考电平VBB根据VCC变革，一样平常为VCC-1.3V。
因此ECL的电平随VCC的不同而不同。
如：PECL，VBB=5V-1.3V=3.7V，VOH=4.1V，VOL=.3V； LVPECL，VBB=3.3V-1.3V=2V，VOH=2.4V，VOL=1.6V；对付所有的NECL（VEE=-5V、-3.3V、-2.5V），均是VBB=0V-1.3V= -1.3V，VOH= -0.9V，VOL=-1.7V。

国际标准定义了几类ECL逻辑，如ANSI/TIA/EIA-612 "Electrical Characteristics for an Interface at Data Signaling Rates to 52 Mbit/s". This standard defines the driver output and receiver input characteristics of 100k ECL. The '612 standard maybe used with the ANSI/TIA/EIA-613 standard "High Speed Serial Interface (HSSI) for Data terminal Equipment and Data Circuit Terminating Equipment" which specifies the mechanical and functional requirements the HSSI interface. HSSI was developed by Cisco Systems and T3plus Networks and later standardized by the TIA.

PECL逻辑

Positive ECL(也称为Pseudo ECL)。
ECL采取-5.2V或-4.5V供电。
PECL标准是从ECL标准发展而来的,二者的事情办法基本相同,差异在于PECL电路中用正电源+5V和地代替了ECL电路中的地和负电源- 5.2V。
以是, PECL电路较ECL电路更便于利用,而LVPECL电路则利用了正电源+ 3.3V和地.

当然，由于负电源供电，始终存在不便，后来随着工艺水平的提升，逐渐被PECL电平（+5V供电）所替代，后来随着主流芯片的低电源供电逐渐遍及，LVPECL也就顺理成章地替代了PECL电平。

大略的说：PECL由ECL标准发展而来，但在PECL电路中利用的是正电源。
PECL旗子暗记的摆幅相对ECL要小，这使得该逻辑更适宜于高速数据的串行或并行连接。
PECL标准最初由Motorola公司提出，经由很长一段韶光才在电子工业领域推广开。

PECL逻辑的输出门构造

PECL电路的输出构造如下图所示，包含一个差分对管和一对射随器。
射随器事情在正电源范围内，其直流电流始终存在，这样有利于提高开关速率，保持较快的关断韶光。
PECL输出的适当端接是连50Ω电阻至(VCC-2V)电平。
在这种端接条件下，OUT+与OUT-的范例值为(VCC-1.3V)，输出直流电流约为14mA。
PECL构造的输出阻抗很低，范例值约为(4-5)Ω，这表明它有很强的驱动能力。
但当负载与PECL的输出端之间有一段传输线时，低阻抗造成的背向端接失落配将导致旗子暗记的高频失落真。

输出门阻抗很小，一样平常只有4～5欧姆旁边；输出的驱动能力很强；直流电流能达到14mA；同时由于输出门阻抗很小，与PCB板上的特色阻抗Z0（一样平常为100欧姆）相差甚远。
当终端不是完备匹配的时候，旗子暗记传到终端后一定有一定的反射波，而反射波传回到源端后，也不能在源端被完备匹配，这样一定发送二次反射。
正由于存在这样的二次反射，导致了PECL旗子暗记不能传输特殊高的旗子暗记。
一样平常155M、622M的旗子暗记还都在利用PECL/LVPECL旗子暗记，到了2.5G以上的旗子暗记就不用这种旗子暗记。

PECL旗子暗记的回流是依赖高电平平面（即VCC）回流的，而不是低电平平面回流。
以是，为了尽可能的避免旗子暗记被滋扰，哀求电源平面滋扰比较小。
也便是说，如果电源平面滋扰很大，很可能会降落PECL旗子暗记的旗子暗记质量。
这便是ECL旗子暗记涌现之初为何选用负电源供电的根本缘故原由。
一样平常情形下，我们认为GND平面是比较干净的平面。
由于我们可以通过良好的接地来实现GND的平整（即滋扰很小）。
从这个角度来说，PECL旗子暗记和LVPECL旗子暗记都是随意马虎受到电源（VCC）滋扰的，以是必须把稳担保电源平面的噪声不能太大。

对付输出门来说，P/N二个管脚不管输出是高还是低，输出的电流总和是一定的（即恒流输出）。
恒流输出的特性该当说是所有的差分高速旗子暗记的共同特点（LVDS/CML电平也是如此）。
这样的输出对电源的滋扰很小，由于不存在电流的忽大忽小的变革，这样对电源的滋扰自然就比较小。
而普通的数字电路，如TTL/CMOS电路，很大的一个弊病便是滋扰比较大，这个滋扰大的根源之一便是对电源电流的需求忽大忽小，从而导致供电平面的凹陷。

PECL直流电流能达到14mA，而互换电流的幅度大约为8mA（800mV/100ohm），也便是说PECL的输出门无论是输出高电平还是低电平，都有直流电流流过，换一句话说PECL的输出门（三极管）始终事情在放大区，没有进入饱和区和截至区，这样门的切换速率就可以做得比较快，也便是输出的频率能达到比较高的缘故原由之一。

PECL逻辑的输入门构造

PECL输入构造如下图所示，它是一个具有高输入阻抗的差分对，该差分对共模输入电压需偏置到(VCC-1.3V)，这样许可的输入旗子暗记电平动态范围最大。
它分为有输入直流偏置和没有输入直流偏置（须要外接直流偏置的）等两种。
一样平常情形下，ECL/PECL/LVPECL旗子暗记的匹配电阻（差分100欧姆）都是须要外加的，芯片内部不集成这个电阻。
VCC-1.3V为输入门的中间电平（即输入旗子暗记的共模电压），对付LVPECL来说大约为2V，对付PECL来说为3.7V。
也便是说，我们要判断一个PECL/LVPECL电平输入能否被正常吸收，不仅要看互换幅度能否知足输入管脚灵敏度的哀求，而且要判断直流幅度是否在正惯例模之内（即在VCC-1.3V旁边，不能偏得太大，否则输入门将不能正常吸收）。
在这一点上与LVDS有很大的差别，务必引起把稳。

在+5.0V和+3.3V供电系统中，PECL接口均适用，+3.3V供电系统中的PECL常被称作低压PECL (LVPECL)。
在利用PECL电路时要把稳加电源去耦电路，以免受噪声的滋扰，其余，PECL输出采取互换还是直流耦合对负载网络的形式将会提出不同的哀求。

PECL电路的输出VOH的范例值为4.1V (VCC – 0.9V) ,VOL的范例值为3.3V (VCC – 1.7V) 。
LVPECL电路的VOH的范例值为2.4V (VCC – 0.9V) ,VOL的范例值为1.6V (VCC – 1.7V) 。

LVPECL逻辑

LVPECL采取低电压3.3V或2.5V供电，其接口高/低电平与标准PECL逻辑会有差异。
别的同上。
输入和输出段电路构造如下列两个电路图所示。

LVPECL输出段的范例电路构造

LVPECL输入段（input stage）的范例电路构造

第四部分：CML逻辑

CML逻辑是一种比较简洁的逻辑电路，它内置匹配电阻（输入输出都有50欧姆的电阻），这样利用户运用时特殊大略，不须要象ECL一样加一堆的偏置电阻和匹配电阻。
CML的特点是：high-speed capabilities , adjustable logic output swing, level adjustment, and adjustable slew rate.

CML逻辑输出构造

CML的输出电路形式是一个差分对管，该差分对的集电极电阻为50Ω，如图所示。

CML输出段的范例电路构造

CML输入段的范例电路构造

输出旗子暗记的高、低电平切换是靠共发射极差分对管的开关进行掌握的。
假定电流源的范例值为16mA，CML输出负载为上拉至VCC的50Ω电阻，则单端CML输出旗子暗记的摆幅为VCC至(VCC-0.4V)。
在这种情形下，CML差分输出旗子暗记摆幅范例值为800mV，共模电压为(VCC-0.2V)。
对同一个电流源来说，若CML输出采取互换耦合至50Ω负载，这时的直流阻抗由50Ω集电极电阻决定。
CML输出共模电压变为(VCC-0.4V)，差分旗子暗记摆幅仍为800mVP-P。
互换和直流耦合情形下输出波形如图示。

A、由于输出门也有50欧姆的匹配电阻，使得二次反射旗子暗记也能被这个电阻匹配掉，这样就避免了多次反射导致的旗子暗记劣化（振铃征象）。
在这一点，与ECL电平比较有很大的改进，以是CML电平所能支持的速率比较高，一样平常情形下，2.5G/10G这样的高速旗子暗记都是采取CML电平来传输，不再采取LVPECL旗子暗记。
从光口的抖动指标来看，CML电平具有抖动指标小的特性。

比拟3种电平抖动方面的性能：CML最优、ECL次之、LVDS比较差。
这便是一样平常情形下LVDS旗子暗记很少作为光接口驱动旗子暗记的缘故原由之一（当然，输出旗子暗记幅度比较小、电流驱动能力比较弱该当也是缘故原由之一。
）

B、同样的，CML电平也是采取恒流驱动办法；

C、 CML电平的输出AC摆幅能达到800mV；

D、一样平常情形下，CML电平可以是直流耦合办法对接，也可以是互换耦合办法对接。

CML逻辑输入构造

CML输入构造有几个主要特点，这也使它在高速数据传输中成为常用的办法。
CML输入构造的输入阻抗为50Ω，易于端接。
输入晶体管作为射随器，后面驱动一个差分对放大器。
下图分别为CML逻辑门电路的输入门电路构造模型。

Signal swing comparisons showing differential output voltage and driver offsets of LVDS, ECL and CML.

第五部分：VML逻辑

VML逻辑输出构造

VML逻辑输入构造（输入端IN+和IN-须要上拉电阻）

同CML逻辑一样，VML输入端须要加上拉电阻。

第六部分：LVDS逻辑

LVDS接口又称RS644总线接口，是20世纪90年代才涌现的一种数据传输和接口技能。
LVDS逻辑标准见ANSI TIA/EIA-644和IEEE1596.3–1996.

最基本的LVDS器件便是LVDS驱动器和吸收器。
LVDS的驱动器由驱动差分线对的电流源组成，电流利常为3.5 mA。
LVDS吸收用具有很高的输入阻抗，因此驱动器输出的大部分电流都流过100 Ω的匹配电阻，并在吸收器的输入端产生大约350 mV的电压。
当驱动器翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑“1”和逻辑“0”状态。
LVDS技能在两个标准中被定义：ANSI/TIA/EIA644 (1995年11月通过)和IEEE P1596.3 (1996年3月通过)。
这两个标准中都着重定义了LVDS的电特性，包括： ① 低摆幅（约为350 mV）。
低电流驱动模式意味着可实现高速传输。
ANSI/TIA/EIA644建议了655 Mb/s的最大速率和1.923 Gb/s的无失落真通道上的理论极限速率。
② 低压摆幅。
恒流源电流驱动，把输出电流限定到约为3.5 mA旁边，使跳变期间的尖峰滋扰最小，因而产生的功耗非常小。
这许可集成电路密度的进一步提高，即提高了PCB板的效能，减少了本钱。
③ 具有相对较慢的边缘速率（dV/dt约为0.300 V/0.3 ns,即为1 V/ns）,同时采取差分传输形式，使其旗子暗记噪声和EMI都大为减少，同时也具有较强的抗滋扰能力。
以是，LVDS具有高速、超低功耗、低噪声和低本钱的优秀特性。
LVDS的运用模式可以有四种形式： ① 单向点对点（point to point），这是范例的运用模式。
② 双向点对点（point to point），能通过一对双绞线实现双向的半双工通信。
可以由标准的LVDS的驱动器和吸收器构成；但更好的办法是采取总线LVDS驱动器，即BLVDS,这是为总线两端都接负载而设计的。
③ 多分支形式(multidrop)，即一个驱动器连接多个吸收器。
当有相同的数据要传给多个负载时，可以采取这种运用形式。

④ 多点构造（multipoint）。
此时多点总线支持多个驱动器，也可以采取BLVDS驱动器。
它可以供应双向的半双工通信，但是在任一时候，只能有一个驱动器事情。
因而发送的优先权和总线的仲裁协议都须要依据不同的运用处所，选用不同的软件协议和硬件方案。
为了支持LVDS的多点运用，即多分支构造和多点构造，2001年新推出的多点低压差分旗子暗记（MLVDS）国际标准ANSI/TIA/EIA 899-2001，规定了用于多分支构造和多点构造的MLVDS器件的标准。
LVDS用于低压差分旗子暗记点到点的传输，该办法有多少上风，使其更具有吸引力。
较小的旗子暗记摆幅使得功耗较低，一样平常负载阻抗为100Ω的差分线上的电流不超过4mA。
这一特色使得LVDS适宜做并行数据传输。
此外旗子暗记的电平很低，从而使得该构造可以在2.5V的低电压下事情。
LVDS输入旗子暗记电压可以从0V到2.4V变革，单端旗子暗记摆幅为400mV，这样许可输入共模电压从0.2V到2.2V范围内变革，也便是说LVDS许可驱动器和吸收器两端地电势有±1V的落差。

LVDS逻辑输出构造（NMOS）

LVDS输出段的范例电路构造

LVDS电路差分输出阻抗范例值为100Ω。

LVDS逻辑输入构造

LVDS输入构造如下图所示，IN+与IN-输入差分阻抗为100Ω。
为适应共模电压宽范围内的变革，输入级还包括一个自适应电平转换电路，该电路将共模电压设置为一固定值，该电路后面是一个施密特触发器。
施密特触发器的输入门限具有滞回特性，触发器后级是差分放大器。

LVDS输入段的范例电路构造

LVDS电平与PECL和CML电平来说有几个比较显著的特点：

LVDS电平的驱动电流很小才4mA，以是功耗特殊小，输出摆幅为400mV。
当系统种有很多这种旗子暗记的时候（如TDCS6440G芯片有64对的622M 的LVDS收发），它的功耗上风就能表示出来。
在我们设计系统的过程中，芯片的功耗和系统的散热一贯是重点考虑的问题。

LVDS电平可以做成支持热插拔，用作背板驱动，而PECL/LVPECL和CML电平一样平常情形下不支持热插拔，不能用在背板驱动。
从电路的构造上我们也可以看到LVDS的输出门结合了PECL电平和CML电平的特点，并且通过串阻的限流，可以限定浪涌电流的产生，避免门的破坏，CML电平也能做成支持热插拔，但是普通的CML电平不一定能支持热插拔。

LVDS的输入门与其他输入门有一个显著的特点，前面有一个类似于直流电平漂移适配电路（ADAPTIVE LEVEL SHIFTER），这个电路能够适应直流电平（common-mode voltage）的变革的，使得输入直流电平变革范围可以很宽（0.2V~2.2V）。
也正由于这样，LVDS比其他旗子暗记有更强的共模抗滋扰能力。
由于LVDS差分线一样平常情形下离得比较近，一旦有滋扰，P、N二个旗子暗记会同时受到滋扰，这样导致P/N同时上升或者低落，而LVDS通过这个均衡电路就能很好地适应这种滋扰，从而提高共模抗滋扰能力。

这一点与PECL电平有显著的差别，PECL旗子暗记是哀求直流电平在VCC-1.3V旁边，偏差不能太大，否则就不能正常吸收。

LVDS输入门内部集成了100欧姆的匹配电路，以是芯片外部就不须要再加匹配电阻，大大简化了设计的难度。
如果在BGA下须要加一堆的匹配电阻的话，其设计难度确实不是一样平常的大。

LVDS还能容忍收发器之间的GND电平差达到＋－1V旁边。
这个特性使得LVDS在用于二个不同系统之间的互连的时候就显得特殊方便，它可以不哀求二个别系的GND平面完备等电势。
例如，主框与从框之间可以通过LVDS旗子暗记互连起来。

第七部分：逻辑电路之间的连接与耦合

PECL与PECL连接

两个LVPECL逻辑门电路之间--DC直流耦合

图5.PECL直接耦合连接图示

图5的匹配办法是PECL电路的基本匹配模型，个中2个50欧姆的浸染，既是互换匹配的电阻（靠近输入端放置），也充当直流回路的偏置电阻。
由于是同一种电平对接，AC摆幅和DC电平没有问题（符合下表），

两个LVPECL逻辑门电路之间--互换耦合

In the case of ac-coupling, because there is no longer a dc path for falling edges, the LVPECL driver outputs should be grounded via small resistors in the range 140 Ω – 220 Ω in order to provide dc for falling-edge current. On the receiver side, the termination resistors should be at

VCC – 1.3 V, because if the receiver requires an LVPECL signaling level, the common-mode

voltage is around 2 V for a 3.3-V supply voltage. In the case that the receiver requires a different

voltage swing, then the termination resistors Rt should be terminated to the common-mode input voltage of the receiver.

图7

图7是从图5蜕变而来，R1=130/R2=82（3v3）；R1=82/R2=130（5v）。
个中R1/R2既充当互换匹配电阻（50欧姆），也充当直流偏置电阻。
缺陷是：4个电阻都必须放在离输入端很近的地方，对PCB布板造成困难。
匹配电阻功耗比较大，如果路数很多的话，对单板的功耗来说是一个比较大的问题（静态电阻很小）。

图8

图8是一种资料上很少提，但是却很有用的电路办法，个中R1=140~200欧姆（3.3V供电时）/R1=270~330欧姆（5V供电时），R2=100欧姆。
R1为输出门供应偏置电流，R2为互换旗子暗记供应匹配。
输入门的直流电平直策应用输出门的直流电平，并不须要外来的高下拉电阻来供应。
这种电路的优点是电阻个数很少，只有3个。
只有R2一个电阻必须放在离输入门比较近的地方，R1放置的地方可以比较随便，只要不引入过长的线头（过长的线头会导致反射）就可以，PCB布板比较随意马虎处理。
这种电路的功耗比图7小得多。

LVPECL与PECL连接

对付LVPECL和PECL来说，虽然AC的摆幅相同（800mV），但是直流电平不一样，以是无法之间用DC耦合对接起来。
在这种情形下，我们可以考虑用AC耦合办法来处理。
在设计PECL互换耦合电路的时候,我们须要考虑：

² 给PECL 输入供应VCC – 1.3V的电压偏置,且输入阻抗该当和旗子暗记传输线的阻抗匹配;

² 选择得当的电阻给PECL输出供应电流路径,同时要避免PECL输出过大电流。

² 此外,还要把稳系统的功耗和繁芜度。

图9

个中：R1=140~200欧姆属于直流偏置电阻，C1为耦合电容，可以放在线上的任何一个地方，不一定在源端，也不一定要在末端。
R2=100欧姆属于互换匹配电阻，一定要放在末端。
R3、R4为K级别的电阻，必须知足R4/(R3+R4)=(VCC-1.3V)/VCC的比值就可以。
R3/R4为输入端供应直流电平，以是对PCB上的位置没有分外哀求，只须要不引入长线头就可以。

优点：对付互换耦合来说，器阻容器件的个数算是比较少；只对一个电阻的位置（R2）有哀求，其他的没有哀求；功耗也比较小。
这种电路还带来其余一个优点，那便是当LVPECL输出没有互换旗子暗记的时候，那么输入端却可以依赖100欧姆（R2）的电阻使得P/N坚持一个电压差，从而担保输入真个稳定（恒为“0”或者“1”）。
大家可以遐想到芯片LOS旗子暗记的检测机制――看输入的旗子暗记是否为长“0”或者长“1”，为芯片的精确检测LOS供应了担保。

图10

图10电路是很多资料推举利用的，从事理上剖析没有错，但是从实用的角度来说并不是最佳方案。
电路（a）种的R2/R3既做为互换匹配电阻，又做为输入直流电平，由于R2/R3共4个电阻必须放在输入引脚附近，以是可能导致PCB布板困难。
同时功耗也比较大。
如下图为类似(a)的一个实例电路。

个中,由R1 和R2 组成的电阻分压网络给PECL输入供应了偏置电压VBB (VCC – 1.3V ) ,同时R1 和R2 还要和旗子暗记传输线的阻抗Z0 匹配。
假设Z0 = 50Ω,则

解方程可得

当旗子暗记为PECL电平,即VCC = 5V 时, R1 = 68Ω, R2 = 180Ω;当旗子暗记为LVPECL 电平,即VCC = 3.3V 时, R1 =82Ω, R2 = 130Ω。

PECL的输出静态电平范例值为VCC – 1.3V ,在选择直流偏置电阻R3 时仅需该电阻能够供应14mA到地

的通路,这样R3 = (VCC – 1.3V ) /14mA。
在+ 3.3V 供电时, R3 = 142Ω; + 5.0V供电时, R3 = 270Ω。
然而这种办法给出的互换负载阻抗低于50Ω,在实际运用中, + 3.3V供电时, R3 可以从142Ω 到200Ω 之间选取, +5.5V供电时, R3 可以从270Ω到350Ω之间选取,原则是让输出波形达到最佳。

电路（b）该当说有比（a）比较大的改进，虽然从电阻的个数上来说还多一个，但是PCB布板随意马虎，并且功耗比较小。
其R2/R3阻值可以是K级别的。

图11

PECL与LVDS接口的连接

上面的连接电路供应一个50mV的failsafe偏置电压给LVDS吸收机。

R1//(R2+R3) = 50 Ohms为PECL供应一个50 OHM的匹配。

² LVPECL与LVDS接口的连接

对付LVPECL输出，LVDS输入的旗子暗记来说，LVPECL的直流输出电平为2V旁边，而LVDS的直流输入可以为0.2V~2.2V，以是直流电平本身不是关键。
对付互换电平来说LVPECL输出最大为800mV，乃至超过1V，而LVDS的输入互换电平一样平常不能承受800mV的输入（详细还得看芯片资料的解释），一样平常因此为最大在400mV旁边。
以是如何把互换幅度调度到LVDS能够接管的范围才是关键。
可以考虑采取直流耦合和互换耦合，如下面两图所示。

图12

以上是LVPECL到LVDS的DC和AC二种耦合的示意图。

LVPECL与CML接口的连接

对付LVPECL输出、CML输入的旗子暗记来说，LVPECL的输出互换摆幅比较大，可能会超过CML电平的最大输入摆幅，以是一样平常情形下该当加衰减。
同时也要关注直流电平。
它们的连接同样有AC耦合和DC耦合二种。

图13

一样平常情形下，二种不同直流电平的旗子暗记（即输出旗子暗记的直流电平与输入的直流电平相差比较大），我们比较提倡利用AC耦合，这样输出的直流电平与输入的直流电平独立。

CML与LVPECL接口的连接

对付CML输出、LVPECL输入来说，由于直流电平相差很大，以是一样平常采取互换耦合办法。
而CML输出的互换幅度一样平常不会大于LVPECL吸收的互换幅度，以是互换方面只须要考虑匹配就可以，不须要考虑幅度。
供应的匹配电路图如下：

图14

图15

LVDS与LVDS接口的连接

该当说LVDS之间的对接是最大略的对接。
可按如下图所示连接。