#科学思维看百态# 戴森方程式 原创内容（转载请注明）
更小、更快、更强现在我们手机上的一颗指甲盖大小的芯片，可以达到TFlops的打算能力，比占地170平方的第一台打算机ENIAC快上十亿倍。但我们并会不以为太惊异，由于摩尔定律便是这么见告我们的，芯片上的晶体管个数，每隔一段韶光就会翻倍，从当初单颗芯片上几百上千个，到本日几十亿个晶体管，几十年间一贯如此。但是你要知道，戈登摩尔师长西席并非灵光乍现提出了这个定律，他的信心来自导体器件领域更为基本的一个物理事理：MOSFET按比例缩小理论。但在先容它之前，还是要先回顾一下什么是MOSFET。
摩尔定律（图片摘自中关村落在线）
MOSFET基本构造组成当代集成电路中最主要的元件便是MOSFET：金属氧化物半导体场效应管。这个名字恰好指明了组成它的三个部分：金属（Metal）、氧化物（Oxide）和半导体（Semiconductor）。如下图所示，它实在便是一个开关，金属材质的栅极（赤色）作为掌握端，可以施加电压来掌握位于硅衬底上的源极（Source）和漏极（Drain）之间的通断！
金属栅极和半导体硅衬底并不直接打仗，而是由一个栅极介质（橙色）隔开，它们之间是绝缘的。
详细点说，在栅极不加电压的时候，源极和漏极之间是不导通的，但如果在栅极上施加一个电压，当超过某个阈值之后，源极和漏极之间靠近绝缘层的位置，就会形成一条导电的沟道，源漏之间就联通了。
MOSFET示意图
由于金属栅极和硅衬底（包括P/N的全体灰色方块）之间是被介质绝缘层（橙色）隔开的，仅靠电场就可以隔空掌握源、漏极之间的导通和关断，而不须要电流驱动，因此它的损耗非常低，而且开通和关断迅速，还能够通过平面光刻工艺进行大规模生产，因此当代的数字芯片都是利用MOSFET的。数十亿这种MOSFET构成了规模弘大的集成电路。同样，当我们说半导系统编制造工艺不断进步的过程，便是芯片上MOSFET以及它们之间的连线越来越小的过程。
MOSFET按比例缩小事理在1974年，R.H.Dennard首先提出了MOS器件的“按比例缩小”理论，从而为未来几十年MOSFET器件的不断小型化奠定了理论根本。空想的按比例缩小理论是基于“恒定电场”假设的，便是在器件缩小过程中，纵向（可以理解为栅极介质层中）和横向（源极漏极之间）电场均保持不变。
为达到这个目的，缩小过程就要遵照一些规律，这是理论细节问题，咱们在这不展开，只说关键的结论（以下假设缩小因子为k，k<1 ）：
器件的横向和纵向的尺寸相较之前减小k倍，意味着绝缘层（橙色）厚度也会减小k倍由于延迟韶光缩小为k倍，芯片速率提升1/k倍为了坚持电场强度，栅极电压减小 k倍漏极和源极之间电流（MOSFET事情时的电流）减小k倍，因此功率以k的平方倍减小说重点：MOSFET缩小后，它的功率因此k的平方倍减小！
而考虑到器件的面积同样缩小了k的平方倍，那么单位面积上可以堆积的MOSFET数量也会以1/k的平方倍增加，这样一来，两个成分相抵，当制程缩小后，集成了更多MOSFET芯片总的能耗是保持不变的，即功率密度不变！
喷鼻香不喷鼻香？采取MOSFET的芯片便是有这么一个『加量不加价（能耗）』的特点，因此人们才会不断追求更高的晶体管的密度！
这也是为什么随着芯片制程的改进，每一代芯片晶体管数量更多速率也更快，但是功耗却大体上差不多的缘故原由之一。
一样平常来系数k约为0.7，大家可以回顾一下以往Intel还在引领制程更新的那十来年，酷睿产品代际之间的制程便是差不多以0.7为比例递减的: 90nm -> 65nm -> 45nm -> 32nm -> 22nm。那为什么是0.7呢？边长0.7倍，那么面积便是0.7的平方，约为0.5，即相同数量的晶体管组成的芯片，新一代芯片的面积比较上一代减半。
困难重重的缩小之旅天上没有白掉的馅饼！
按比例缩小只是从理论上给我们指出了可行性。但当器件尺寸减小到一定程度的时候，实际情形会与理论产生越来越大的偏差，很多假设就不再成立了，更多实际问题都冒了出来，每一个对付芯片的生产都是至关主要的，都须要人们重新进行细致的思考、推导和改良。我们还是挑几个点来聊聊：首先是『短沟道效应』，经典器件理论中，我们假设源极漏极之间的导电沟道很长（长沟道假设），便是说沟道长度与MOSFET源漏两极周围的耗尽层（构造图中N方块周围的中灰色边界）厚度比较，要长的多。因此，MOSFET的开启只受栅极电压掌握。但当沟道长度缩小到2微米以内的时候，这个假设就不成立了，阈值电压会同时受到栅极电压和漏极电压两者的共同影响，从而导致阈值电压降落，这显然会影响栅极对MOSFET通断的掌握，在器件设计中必须加以考虑。就比如，一个开关，正常来说我要用力摁下去它才会接通，但是当短沟道效应发生时，这个开关接通的阻力变得很小了，可能欠妥心一碰就会接通。
短沟道效应示意图
制程工艺的缩小还会对器件带来更多的影响，个中关键问题之一便是泄电：随着尺度的缩小，绝缘介质层厚度当然也要同步缩小，但是在制程缩小到65nm厚度的时候，传统的二氧化硅介质层只有大概1.2nm厚，太薄了当然绝缘性就差！
其上的金属电极和硅衬底之间就会产生严重的泄电征象，造成器件功耗和发热量飙升。咋办？只能加厚介质层，但又要保持层内的电场强度基本不变！
于是工程师们便选用了一种新的高介电常数（High-K）绝缘材料——含『铪』的新型材料，这个东西介电常数高，因此即便做厚还是能保持介质层电场强度，由此完美办理了65nm工艺中的泄电问题，这是一个影响深远的改变，在此之前二氧化硅作为介质已经利用了40年。Intel发明的High-K介质工艺在后续的45nm和32nm的工艺中一贯都在持续的改进和运用中。High-K材料和应变硅（SiGe）
另一个关键问题便是载流子迁移率（这个参数反响了电流在MOSFET中的传输速率，进而影响芯片事情频率）的降落，在工艺缩小中很多成分都会影响迁移率，造成频率无法按比例提升，High-K材料的引入也是缘故原由之一，由于它们与硅衬底之间的晶格构造差异太大，会导致硅基底中载流子传导受阻。打个比方便是，水渠本来是用来导水的，结果水渠受到冲击变的歪七扭八，水流就不通畅了，那就又要想办法再把它抻直了呗，办法之一便是应变硅（Strained Silicon）工艺，大略说便是想办法把硅原子的晶格给它均匀的撑开，让硅原子之间间隔更远一些，这样它对穿行个中的载流子的浸染力就减小了，从而让载流子更加欢畅的通报电流。
应变硅构造示意图
英特尔制程架构与集成部门卖力人曾经这样说：只需将硅原子拉长1%，就可以将MOS晶体管电流速率提升10%到20%，而应变硅的生产本钱只增加2%。
实在应变硅工艺在High-K介质之前就运用到了芯片制造中，人们在几代工艺中一贯改进它以提高载流子迁移率。
类似问题还有很多，办理方案也五花八门，可以说人们为此是开尽了脑洞，头发不知道掉了多少根。险些所有问题都是随着制程进步越来越严重的，可能某个办理方案在32nm时见效，到14nm以下的时就无效了，因此科学家们须要持续的从不同方向上探索办理方案来打补丁，而且还要同时打好多补丁，比如现在的芯片，险些就把目前的招术全都用了一个遍，什么绝缘硅，应变硅、High-K，3D-FET和FinFET等等，来搪塞制程的一步步减小过程中层出不穷的问题！
但这还都是在经典工艺的框架下办理问题，再小下去，我们碰到的将是终极壁垒！Fin-FET构造示意图
听说目前实验室中已经实现了真正的2nm技能，但是详细它能不能顺利量产，连续延伸我们芯片小型化的神话，那我们只能拭目以待了
终极天花板：量子理论制程的不断减小，究竟会到达只有几层乃至一层原子厚度的情形，一旦来到量子天下，概率就会支配统统，量子隧穿征象将无处不在。比方说，一个乒乓球最高只能弹跳2米，现在有一堵高4米的墙，那么乒乓球是无论如何不可能穿过去的，但是对付微不雅观粒子来讲，只要这堵墙不是无限高，那它就一定有概率会穿过，而且墙越矮越薄，穿过去的概率就越大！
回到MOSFET的情形，如果尺寸足够小，器件各处都会发生严重的量子隧穿，这种概任性的征象无法预测也无法掌握，全体器件即是是废品了。经典物理和量子物理的隧穿
到底是连续缝缝补补，还是来个壮士断腕，彻底抛弃现有架构和工艺，我们显然还在迷茫中摇摆。
写在末了芯片的根本是晶体管，晶体管的根本是半导体物理，半导体物理的根本是固体物理，固体物理中核心观点——能带理论——来源于量子力学！
以是我们才说，没有量子力学，就不会有电子信息技能革命。因此，芯片制造过程中制程和工艺的进步，背后是无数有着踏实理论根本的科学家和丰富实践履历的工程师的持续探索，没有足够的理论积淀，创新无从谈起。而且更难的是，芯片制造并不是实验室里做测试，一次成功就算完成，如果一项新技能由于本钱太高或者与现有生产工艺无法兼容，那么它同样无法得到推广运用，芯片制造是一个技能与本钱的综合博弈。
培养一位精良的半导系统编制程工程师很难，留住他在半导体行业深耕细作更难。对个人来讲，做这一行要沉得下心去啃很多的物理学，还要多少年如一日的在超净间或者实验室里面做研究事情，没有兴趣和合理的报酬，是很难坚持下去的。从全社会角度来看，最近受到制裁了，才想到客岁夜力扶持这个行业，也不是一个合理的态度，由于这个行业见效的周期太长了，须要永劫光持续的支持和营造良好的环境，想大干快上，吹糠见米，恐怕末了得便宜的还是那些满脑筋想着赚快钱的所谓投资人。
末了戴森希望不论从事哪个行业，都该当踏踏实实积累自己的知识和能力，坚持厚积薄发，心急吃不了热豆腐嘛，太急只能烫着舌头，不要受头条上某些夜郎自大的自媒体人和网友的影响，少看些行情态势剖析，多看点踏实客不雅观的科普知识。
