深度：小芯片时代来了_芯片_技巧

芯东西（ID：aichip001）文 | 心缘

10nm、7nm、5nm……随着芯片制程节点越来越前辈，研发生产本钱持续走高，而良率日益低落，物理瓶颈正拖累摩尔定律的脚步。

像搭乐高积木一样的小芯片（Chiplet）正成为AMD、英特尔、台积电、Marvell、Cadence等芯片巨子为摩尔定律续命的共同选择之一。

以前芯片由多个IP核心集成后统一封装成单片芯片，而小芯片方法可将来自不同公司设计和封装的小芯片组合在一起，从而构建更为高效和经济的芯片系统。

这种新型设计方法不仅能大大简化芯片设计繁芜度，还能有效降落设计和生产本钱。

有名市场研究机构Omdia预测，小芯片将在2024年环球市场规模扩大到58亿美元，较2018年的6.45亿美元增长9倍。
而长远来看，2035年小芯片市场规模有望增至570亿美元。

▲2018-2024年环球小芯片市场收入（来源：Omdia）

环绕小芯片的新战事，正在将芯片性能进化引向更具经济效益的未来。

55年前，被推崇为芯片界“圣经”的摩尔定律预言：当价格不变时，集成电路上可容纳的晶体管数量每隔18-24个月会增加一倍，性能也随之提升一倍。

当年摩尔定律的涌现设定了极为关键的技能发展节奏基准，催化了科技市场欣欣向荣，为全体IT行业带来了无法计算的经济代价。

利用前辈节点的好处很多，晶体管密度更大、占用空间更少、性能更高、功率更低，但寻衅也越来越难以战胜。

极小尺寸下，芯片物理瓶颈越来越难以战胜。
尤其在近几年，前辈节点走向10nm、7nm、5nm，问题就不再只是物理障碍了，节点越进化，微缩本钱越高，能扛住经济包袱的设计公司越来越少。

▲随着制程节点进化，芯片本钱快速增长

根据公开宣布，28nm节点设计本钱约为5000万美元，而到5nm节点，设计总本钱已经飙高到逾5亿美元，相称于逾35亿公民币。

而守住摩尔定律，关乎利润最大化，如果研发和生产本钱降不下来，那么对付芯片巨子和初创公司来说都将是糟糕的经济包袱。

幸运的是，每当摩尔定律被唱衰将走到尽头，总会引发出科学家和工程师们创新构想，提着力挽狂澜的打破性技能，将看似走向闭幕的摩尔定律几次再三推向远方。

基于小芯片的模块化设计，正是个中办理本钱问题的一个极为关键的构想。

当前芯片设计模式常从不同IP供应商购买软核IP或硬核IP，再结合自研模块凑集成一个片上系统（SoC），然后以某个制造工艺节点生产出芯片。

而小芯片通过前辈封装技能，能将多种不同架构、不同工艺节点、乃至来自不同代工厂的专用硅块或IP块集成在一起，可以跳过流片，快速定制出一个能知足多种功能需求的超级芯片产品。

▲由中介层上多个小芯片组成的小芯片系统（来源：Cadence）

比较单片芯片，小芯片带来的好处是多重的。

首先，小芯片开拓速率更快。

在做事器等打算系统中，电源和性能由CPU核心和缓存支配。
通过将内存与I/O接口组合到一个单片I/O芯片上，可减少内存与I/O间的瓶颈延迟，进而帮助提高性能。

其次，小芯片的研发本钱更低。

由于小芯片是由不同的芯片模块组合而成，设计者可在特定设计部分选用最前辈的技能，在其他部分选用更成熟、廉价的技能，从而节省整体本钱。

例如，AMD第二代EPYC做事器处理器Ryzen采取小芯片设计，将更前辈的台积电7nm工艺制造的CPU模块与更成熟的格罗方德12/14nm工艺制造的I/O模块组合，7nm可知足高算力的需求，12/14nm则降落了制造本钱。

这带来的好处是，7nm制程部分的芯片面历年夜幅缩减，而采取更成熟制程的I/O模块有助于整体良率的提升，进一步降落晶圆代工本钱。
综合来看，CPU核心越多，小芯片组合的本钱上风越明显。

末了，小芯片能灵巧知足不同功能需求。

一方面，小芯片方案具备良好的可扩展性。
例如构建了一个基本die后，可能只用一个die可运用于条记本电脑，两个可运用于台式机，四个可运用于做事器。

另一方面，小芯片可以充当异构处理器，将GPU、安全引擎、AI加速器、物联网掌握器平分歧处理元素按任意数量组合在一起，为各种运用需求供应更丰富的加速选择。

随着小芯片的上风逐渐显露，它正被微处理器、SoC、GPU和可编程逻辑设备（PLD）等更前辈和高度集成的半导体设备采取。

根据研究机构Omida统计，微处理器是小芯片最大的细分市场，支持小芯片的微处理器市场份额估量从2018年的4.52亿美元增长到2024年的24亿美元。

同时，打算领域将成为小芯片的紧张运用市场，今年有望霸占小芯片总收入的96%。

芯片巨子们对风向的变革尤为警觉，没有谁想从神坛上跌落。
在守着最前辈设计和制造技能的同时，他们必须为自己提前探好新的可行之径。

也正由于如此，英特尔、AMD等芯片领军企业不仅成为最早的小芯片采取者和倡导者，也是推动小芯片标准化事情的核心贡献者。

早在2014年，华为海思与台积电曾互助秀出一款采取台积电CoWoS技能的网络芯片，将16nm 32核Arm Cortex-A57与28nm逻辑和I/O芯片组合在一起，在相同功耗下速率较28nm HPM提升40%。

▲台积电CoWoS示例

2016年，Marvell和Kandou Bus宣告一项协议，Marvell采取了Kandou Glasswing IP作为芯片到芯片的接口，将多个芯片相连接。

美国国防部高等研究操持局（DAPRA）则在2017年8月启动“通用异构集成及IP复用策略（CHIPS）”项目，这是DAPRA总投资15亿美元的“电子复兴操持（ERI）”中的一部分，意在匆匆成一个兼容、模块化、可重复利用的小芯片生态系统。

这些小芯片能将各种类型的第三方芯片像堆积木一样快速混搭成一个别系，实现数据存储、旗子暗记处理、数据处理等丰富的功能，还能将电路板整体尺寸缩小到常规芯片大小，从而提高能效。

空想状态下，借助小芯片方法，芯片设计公司只需专注于自己善于的IP，而不必担心别的IP，既有助于提升核心创新能力，又经由多种IP设计分摊了研发本钱。

DAPRA向英特尔、美康、Cadence、思诺思科技等芯片企业以及一些大型军工企业、高校科研团队伸出橄榄枝，约请他们作为项目的主承包方。

作为CHIPS项目的核心成员之一，英特尔推出高等接口总线（AIB），作为chiplet架构的免版税die-to-die接口标准。

例如，英特尔的Stratix 10、Agilex FPGA均利用相同的AIB接口来集成多种不同的小芯片。
在CHIPS项目的支持下，许多不同企业及高校正在用AIB打造小芯片系统。

英特尔也是开放打算项目开放特定域架构 （OCP ODSA）基金会的成员，该基金会正在促进标准和技能的发展，以帮助实现高等封装策略。

英特尔将其做事器处理器、FPGA、PC芯片等作为小芯片技能的商业试炼场，AMD亦将小芯片用在了做事器和客户端CPU中。

2017年，AMD在其Zen 2架构中用小芯片来开拓Epyc做事器处理器Naples，随后又在次年推出的企业级EPYC处理器Rome中支持8个小芯片，最多支持64个核心。

AMD在2019年推出的Zen 2处理器系列，单核性能首次超过英特尔。

详细打造小芯片系统的过程，可就不像搭乐高积木那么大略了。

如何选择不同小芯片的设计方案、若何实现小芯片间的连接等一系列权衡均会影响终极的处理速率、功耗和本钱。

个中，为了达到靠近或媲美单片芯片的性能需求，承担着“拼接”、“组装”功能的前辈封装和互连技能尤为主要。

高带宽互连技能则在小芯片之间搭建了一条条“高速公路”，而2.5D、3D前辈封装技能能大幅缩减芯片尺寸，供应更优化的繁芜芯片集成方案。

这些技能的持续演进，正为小芯片的兴起供应关键的技能支柱。

1、AMD：Infinity Fabric与X3D

AMD从第一代Zen架构处理器开始引入了自研芯片内、外部互连技能Infinity Fabric（IF）。

该技能集数据传输与掌握于一体，由用于传输数据的Infinity Scalable Data Fabric（SDF）和卖力掌握的Infinity Scalable Control Fabric（SCF）两部分组成。

IF总线可根据不同SoC优化配置，不仅能实现多个小芯片间的高速互连，也能实现做事器中多个CPU插槽间的高速互连，第二代IF总线还能供应CPU到GPU的连接，不过CPU到GPU的连接仍旧基于PCIe。

▲AMD前辈封装技能进化进程

在今年的财务剖析师会议上，AMD透露了将于今年年底发布的Zen 3架构处理器中，IF总线将升级到第三代，可实现CPU与GPU之间的内存同等性，通过减少数据移动进一步提升性能并减低延迟。

下一代IF被称为Infinity Architecture，总线带宽是PCIe 4.0的两倍，最多支持8个GPU芯片的连接，而且还支持CPU到GPU的连接，估量这将给未来的APU带来更大的性能提升。

▲AMD第三代IF总线性能

按照AMD的路径方案，首批Zen 3架构处理器将率先用于EPYC做事器处理器中，之后再用于桌面处理器。

在此前的Zen架构上，AMD已考试测验过多种MCM（Multi-chip module）封装。

据悉，AMD操持在未来的产品中引入一种结合2.5D和3D堆叠的新封装技能X3D，详细详情尚未透露，估量会现身于Zen 4处理器。

2、英特尔：EMIB、Foveros、ODI

英特尔的高等封装产品包括2.5D EMIB、3D堆叠Foveros以及两者组合而成的Co-EMIB。

嵌入式多互连桥（EMIB）可以被看作将两个小芯片连接在一起的高密度桥梁，在二维平面上实现Die-to-die的互连。

它是一块非常薄的硅中介层，微型凸点密度远高于标准封装基板。
利用EMIB，可以准确在所需位置利用高密度互连，在其他位置用标准封装基板互连，这样就可以节约一定本钱。

▲英特尔EMIB技能

英特尔当前有两种基于EMIB的办理方案。

（1）移动PC处理器Kaby Lake-G：用EMIB集成AMD Radeon GPU和HBM，然后在封装内用PCIe来集成GPU和英特尔CPU，从而实现更紧密地协作和更小的尺寸。

（2）Stratix 10 FPGA：中心FPGA周围有6个小芯片，包括4个高速收发器小芯片和2个高带宽存储小芯片。
英特尔在示例中集成了来自3个不同代工厂的6个不同技能节点。

截至今年1月，英特尔已经出货了200万个基于EMIB封装的芯片。
随着该技能日益遍及，其运用范围将覆盖至PC、做事器、5G芯片、GPU显卡等。

除了EMIB外，英特尔还研发了3D封装技能Foveros，通过硅通孔（TSV），能像盖屋子一样将逻辑芯片模块层层堆叠，不仅将不同IP模块有机结合，还节省了芯片空间，并担保功耗不会显著增加。

▲Lakefield内部架构

去年1月，英特尔发布Lakefield移动处理器产品，它有两个故意思的技能要点，一是有具有不同内核的big.little稠浊体系架构，另一个即是小芯片设计。

在Lakefield中，打算晶片（Compute die）卖力打算处理，采取最前辈的10nm、7nm、5nm工艺；根本晶片（Base die）紧张实现I/O功能，性能相对不敏感，可采取22nm等成熟制程工艺。

为了适应更轻薄的物联网、边缘打算等场景，英特尔推出的Co-EMIB将EMIB的横向拼接能力和Foveros的纵向叠加能力相结合，通过EMIB连接多个3D Foveros芯片，制造出比单片芯片更大的灵巧可扩展芯片设计，同时能实现近乎于SoC级高度整合的低功耗、高带宽、高性能表现。

在此根本上，英特尔提出全方位互连（ODI）微缩技能，顶部芯片可像EMIB一样实现小芯片之间的水平通信，也可以像Foveros一样通过硅通孔（TSV）与底层裸片进行垂直通信，从而实现以前3D堆叠无法达到的性能。

3、台积电：LIPINCON、CoWoS、SoIC

2019年6月，台积电在日本举办的超大规模集成电路研讨会（VLSI Symposium）期间展示了一颗自研7nm小芯片This。

This尺寸为4.4×6.2mm，采取CoWoS晶圆基底封装和双芯片构造，一个芯片内建4个Cortex A72核心，另一个内建6MiB三缓。
同时，台积电还开拓了称之为LIPINCON互连技能，旗子暗记数据速率8GT/s。

Chip-on-Wafer-on-Substrate（CoWoS）是台积电设计的基于2.5D晶圆级多芯片封装技能，各芯片通过硅中介层上的微型凸块结合在一起，形成晶圆上芯片（CoW），然后将CoW减薄，露出TSV通孔。

▲台积电CoWoS

CoWoS和InFO均为2.5D封装技能，前者侧重于高端市场，连线数量偏多，后者针对高性价比市场，连线数量相对较少。

基于CoWoS与多晶圆堆叠（WoW，Wafer on wafer）技能，台积电研发了新一代3D封装技能SoIC，可将不同尺寸、制程工艺及材料的小芯片组合。

相较传统3D封装技能，SoIC的凸块密度和传输本钱更高，功耗更低，且能通过与CoWoS或InFO技能整合其他芯片，打造3D x 3D系统级办理方案。

4、CEA-Leti：有源中介层

在今年的IEEE固态电路会议（ISSCC）上，法国研究机构CEA-Letu用6个16核小芯片创造了一个96核处理器，算力达到220 GOPS，功率为156mW。

硅中介层和嵌入式硅桥是知够数据速率和延迟需求的关键技能。
此前常用于小芯片集成的大规模中介层技能有2.5D无源中介层、有机衬底和硅桥等。

这些技能普遍存在的缺陷是不能实现灵巧的远间隔小芯片间通信，因而难以连接更多小芯片。
它们还难以实现异构小芯片的平滑集成和低扩展功能的轻松集成。

对此，CEA-Leti引入了有源中介层（active interposer）技能和3D堆叠技能来战胜这些限定，以实现大规模打算系统的设计。

该芯片将6个采取意法半导体28nm FDSOI制造工艺的小芯片堆叠在一个到200mm²的有源中介层上，该中介层将直通硅通孔（TSV）嵌入到65nm技能节点。

▲CEA-Leti芯片显微照片、3D截面、封装和技能功能

每个小芯片包含16个MIPS32v1核心，有源中介层集成了开关电容器稳压电路、灵巧的分布式互联和将内核的片上存储器各个部分连接在一起的网络，可供应节能的多核打算架构。

全体系统架构在所有小芯片打算区块之间供应了完备可扩展的分布式缓存同等性架构，这些架构通过活动中介层互连。
该架构许可通过缓存层次构造轻松支配软件，从而实现高达512核的完全部系可扩展性。

CEA-Leti的科学总监Pascal Vivet认为，不同供应商的小芯片接口未必兼容，须要一种能将它们粘合在一起的新方法，而有源中介层是小芯片技能的最佳选择。

小芯片并非完美的，如今在小芯片探索的道路上，流量拥堵、散热、电源管理、测试等问题均是系统架构设计仍待战胜的紧张寻衅。

只管有DAPRA CHIPS、OCP ODSA等项目在着力推进小芯片接口标准化，但独立第三方小芯片供应的商业模式何时能在芯片家傍边遍及，当前尚未可知。

大概任何一种方法很难“单枪匹马”就挽救摩尔定律，但不可否认的是，小芯片这种新兴方法正在改变芯片的设计和集成策略，以更灵巧的稠浊搭配系统方案，为芯片公司供应了迁移到下一个节点的低本钱路径。

处于这样一场新革命的开端，无疑是一件激动民气的事。

参考来源：WikiChip，Mccoy