本日我们从集成电路前端设计的角度来聊一下工艺库。
在数字IC设计流程中，前端设计工程师，根据SPEC，完成RTL实现之后，有一步非常主要的环节，便是综合。综合是在浩瀚构造、速率、功能已知的逻辑单元库的根本上，以知足时序、面积、逻辑网络构造为终极目标，完成从寄存器传输级（RTL）到门级的映射过程。它将行为级描述，映射成为了指定工艺库下的，标准门单元电路的拓扑连接。
我曾经写过多篇文章，先容综合工具Design Compiler，以及为了得到一个较好的综合电路，在RTL编写阶段，该当把稳哪些事变。感兴趣的读者，可以翻阅以前的文章，就不再赘述。本日想和大家聊一聊，综合过程中所用到的单元库文件。
单元库的由来
在综合过程中，综合工具（例如Design Compiler）须要知道单元模块的很多特色信息才能开始事情，例如输入旗子暗记的驱动能力，单元模块自己的负载大小，旗子暗记在不同驱动能力以及不同负载之下的速率以及功耗等等信息。为了让综合工具很好的得到这些必须的信息，我们把这些数据放到一个库里面，便是我们要聊的单元库。
单元库的标准
由于集成电路全体家当链很长，工具浩瀚，为了使库里的数据能够被大多数工具所识别，以是就形成了Liberty格式标准格式，我们常见到的是文件的扩展名.lib格式。
上面我们讲到，由于考虑到多种EDA工具的兼容性，以是lib文件常日比较繁芜，针对不同的EDA工具，里面有对应的干系信息。以下给出一个lib的头部内容：
library (lib_name) {
technology (cmos) ;
delay_model : table_lookup ;
...
operating_conditions(){
process : ;
temperature :;
voltage : ;
tree_type : \"大众\公众;
}
...
}
lib_name，指的是当前工艺库的厂家、工艺制程等信息，采取cmos工艺。delay_model：table_lookup，指我们在打算路径延时的时候，采取查找表的办法。详细的查表过程是（以打算cell delay为例），以输入transition time和输出负载为横纵坐标，查表得到cell delay，如下图所示。
图一 cell delay打算办法
须要解释的是，除了基于查找表的办法之外，还有其他的延时打算模型，在这里就不再先容。
下面的operation condition，包括了当前工艺库中，利用的电压、温度等信息。例如常常涌现的电压0.99v，1.08v，常常涌现的温度-40，125等。
小结本日我们聊到了，在集成电路家当链中，非常主要的工艺库。由于工艺库里面包含的内容多且杂，以是刚开始看的时候，每每比较不好理解。只有多结合详细事情，多理解EDA事情过程，逐步就能理解的比较到位。
其余，近期操持推出多篇聊工艺库的文章，欢迎大家持续关注。
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